基于直接數(shù)字頻率合成的可編程遙測(cè)信號(hào)源

作者：時(shí)間：2012-06-01 來(lái)源：網(wǎng)絡(luò)

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目前AD公司是主流DDS芯片市場(chǎng)的最大供應(yīng)商，它提供的眾多DDS集成芯片以其較高的性價(jià)比取得了極為廣泛的應(yīng)用。AD公司的DDS產(chǎn)品主要有AD983X，AD985X和AD995X三大系列。對(duì)于AD985X系列來(lái)說(shuō)，其系列產(chǎn)品雖然性能較好但是功耗偏高，而AD995X系列雖然功耗較低，但其價(jià)格高于AD983X系列，AD983X系列是低價(jià)格低功耗型產(chǎn)品。在AD983X系列中。AD9833的最大功耗僅為20 mW。同時(shí)，AD9833還具有外圍電路簡(jiǎn)單、頻率和相位可編程等特點(diǎn)。AD9833通過(guò)3線SPI串口進(jìn)行寫操作，內(nèi)部有5個(gè)可編程寄存器，其中包括1個(gè)16位控制寄存器，2個(gè)28位頻率寄存器和2個(gè)12位相位寄存器。用戶可以通過(guò)16位控制寄存器設(shè)置所需的功能。AD9833的模擬輸出為fout：
fout=(fCLK／228)×FREQREG (1)
式中FREQREG為所選頻率寄存器中的頻率字。
信號(hào)相移為pout：
pout=(2π／4 096)×PHASEREC (2)
式中PHASEREC為所選相位寄存器中的相位字。

2 基于FPGA和DDS芯片的可編程遙測(cè)信號(hào)源
傳統(tǒng)的遙測(cè)信號(hào)源在設(shè)計(jì)上可編程性差，在很大程度上影響了其靈活型和通用性，同時(shí)也造成了資源的嚴(yán)重浪費(fèi)。而本方案的設(shè)計(jì)具有較強(qiáng)的可編程性，可以靈活配置，通用性較強(qiáng)，大大節(jié)約了資源成本。
該遙測(cè)信號(hào)源的硬件電路主要由低成本FPGA和DDS專用芯片構(gòu)成，軟件采用Verilog語(yǔ)言編程。對(duì)于軟件部分來(lái)說(shuō)，該信號(hào)源的控制接口和控制字編程是軟件編程的重要部分。FPGA控制接口通過(guò)編程實(shí)現(xiàn)串口通信協(xié)議，預(yù)設(shè)控制字必須按照控制接口的通信協(xié)議串行輸出給DDS專用芯片，DDS芯片才能接收控制字信息，并根據(jù)接收到的控制字信息輸出所需的波形。
2．1 遙測(cè)信號(hào)源的硬件構(gòu)成
遙測(cè)信號(hào)源主要包括以下三個(gè)組成部分。
(1)按鍵電路。它主要是向FPGA部分輸送控制信息。一部分按鍵提供波形選擇信息，另一部分提供需要輸出波形的頻率信息。
(2)系統(tǒng)FPGA控制核心。FPGA是系統(tǒng)的核心控制部分。當(dāng)FPGA接收到按鍵信息后，發(fā)送相應(yīng)的控制信息給DDS芯片。通過(guò)程序設(shè)計(jì)，F(xiàn)PGA芯片EP1C6T144可實(shí)現(xiàn)靈活配置。
(3)DDS電路。該部分主要采用AD9833芯片來(lái)搭建外圍電路。根據(jù)接收到的FPGA控制信息產(chǎn)生所需波形信號(hào)，并將其輸出。
系統(tǒng)總體框圖如圖2所示。

本文引用地址：http://m.butianyuan.cn/article/190325.htm

在該系統(tǒng)中，用戶可通過(guò)波形選擇按鍵輸出默認(rèn)頻率的正弦波、三角波、方波等波形，如果在使用的過(guò)程中，需要輸出不同頻率的波形，則可以通過(guò)頻率選擇按鍵來(lái)實(shí)現(xiàn)。在FPGA控制模塊中，當(dāng)FPGA接收到數(shù)據(jù)或狀態(tài)改變的信息后，所設(shè)置的相應(yīng)的變量賦值會(huì)發(fā)生相應(yīng)的改變，然后將相應(yīng)的控制字輸出給AD9833芯片，AD9833接收到控制字后通過(guò)直接數(shù)字頻率合成，最終輸出所需的波形。
2．2 遙測(cè)信號(hào)源的控制接口
DDS芯片AD9833為3線SPI接口，對(duì)于一些微處理器來(lái)說(shuō)可以直接與其連接，但對(duì)于FPGA來(lái)說(shuō)，必須通過(guò)對(duì)SPI協(xié)議進(jìn)行編程實(shí)現(xiàn)。因此在FPGA控制中，對(duì)SPI進(jìn)行了模塊化設(shè)計(jì)，無(wú)論是相位控制字輸出還是頻率控制字的輸出都需經(jīng)過(guò)SPI模塊后，根據(jù)SPI協(xié)議進(jìn)行輸出。FPGA控制原理框圖如圖3所示。