基于直接數(shù)字頻率合成的可編程遙測(cè)信號(hào)源

作者：時(shí)間：2012-06-01 來(lái)源：網(wǎng)絡(luò)

加入技術(shù)交流群
- 掃碼加入
  和技術(shù)大咖面對(duì)面交流
  海量資料庫(kù)查詢

在FPGA中，首先接收到外部的按鍵信息，按鍵狀態(tài)或數(shù)據(jù)模塊被觸發(fā)，根據(jù)該模塊提供的信息，在相位、頻率控制模塊內(nèi)，對(duì)相應(yīng)的寄存器(preq0，fdreq0，fhreq0)進(jìn)行賦值，完成相位及頻率控制字的配置，并輸入到SPI模塊，通過(guò)SPI模塊進(jìn)行SPI協(xié)議輸出給AD9833，控制輸出必須滿足AD9833的時(shí)序控制，時(shí)序如圖4所示。

本文引用地址：http://m.butianyuan.cn/article/190325.htm

在串行時(shí)鐘輸入SCLK(spiclk)的控制下，SCLK為高，使能信號(hào)FSYNC(spics)為低時(shí)，SDATA(spido)輸出)開始輸入數(shù)據(jù)，數(shù)據(jù)以16位字的形式寫入AD9833。FSYNC可以在多組16個(gè)SCLK脈沖期間保持低電平，傳輸連續(xù)的16位字流，等到數(shù)據(jù)傳輸完畢后在最后一個(gè)字的第16個(gè)SCLK下降沿變高。
2．3 遙測(cè)信號(hào)源的軟件控制字
對(duì)于靈活可配置，通用性強(qiáng)的遙測(cè)信號(hào)源來(lái)說(shuō)，其頻率、波形等參數(shù)的實(shí)時(shí)變化是必不可少的。而系統(tǒng)要實(shí)現(xiàn)這些參數(shù)的實(shí)時(shí)變化，就必須將控制字進(jìn)行相應(yīng)的改變。如正弦波的控制字為十六進(jìn)制數(shù)0008，三角波的控制字為十六進(jìn)制數(shù)000A，方波的控制字十六進(jìn)制數(shù)0028。
由AD9833模擬輸出頻率的計(jì)算公式(參考式(1))可知，如果采用20 MHz的晶振作為AD9833的主頻時(shí)鐘來(lái)輸出10 kHz的正弦波信號(hào)，則可計(jì)算出頻率字FREQREG的十六進(jìn)制數(shù)為20C49，如果軟件設(shè)計(jì)時(shí)選用AD9833的頻率寄存器0和相位寄存器0，則加上寄存器標(biāo)識(shí)后，F(xiàn)PGA寫入AD98 33的頻率字高位十六進(jìn)制數(shù)為4008，低位十六進(jìn)制數(shù)為4C49。在給頻率寄存器寫入數(shù)據(jù)前，若給控制寄存器寫入十六進(jìn)制數(shù)2000，則可將頻率寄存器設(shè)置成完整的28位來(lái)使用，若給寫入十六進(jìn)制數(shù)0000，則頻率寄存器可以作為兩個(gè)14位寄存器來(lái)使用。相位字可根據(jù)式(2)來(lái)計(jì)算。當(dāng)相位偏移為0°時(shí)，相位字PHASEREC為十六進(jìn)制數(shù)D000(相位寄存器的標(biāo)示為1101)；相位偏移為180°時(shí)，相位字PHASEREC為十六進(jìn)制數(shù)D800。