3D芯片堆疊技術現(xiàn)狀

　　不過TSV技術面臨的主要問題之一是缺乏業(yè)內標準。去年12月份，SEMI聯(lián)盟組織開始在這方面有所行動，他們成立了一個三維堆疊集成電路標準委員會(Three-Dimensional Stacked Integrated Circuits (3DS-IC) Standards Committee)。

　　為了廣泛獲取業(yè)界的支持，并確定需要進行標準化的項目。SEMI組織正與Sematch展開合作，合作的內容是確定未來一段時間內3D芯片堆疊技術的應用方向。Sematech組織的成員眾多，包括Globalfoundries, 惠普, IBM, Intel, 三星以及聯(lián)電等，其它支持該3DS-IC標準項目的公司還有Amkor, ASE, IMEC, ITRI, Olympus, 高通, Semilab, 東電電子以及賽靈思.

　　該三維堆疊集成電路標準委員會成立的初期將包含三個工作組：

　　1-晶圓對鍵合(Bonded Wafer Pair (BWP) )工作組：這個工作組的任務是為BMP有關的技術訂立標準，工作組將以剛剛成文的SEMI M1標準(代號M1的標準的主要內容是為拋光處理后單晶硅晶圓片的尺寸，物理性能以及量測方法進行新的規(guī)定，以便為TSV技術打下基礎)為起點開展工作，該工作組的領軍人將是Sematech聯(lián)盟;

　　2-量檢驗工作組：顧名思義，該工作組的目標是為3DS-IC項目制定必要的量測技術標準，這個工作組由Semilab牽頭負責;

　　3-薄化載體晶圓工作組：載體晶圓的作用是作為3D堆疊芯片的襯底，工作組的目標是為薄化載體晶圓制定適于3DS-IC使用的新標準，該工作組由高通領銜。

　　除此之外，還有另外一個工作組也已經(jīng)在組建的過程中，該工作組將專注于“堆疊制程用單片晶圓技術”，該工作組將由應用材料公司領銜。

　　SEMI組織還透露本周早些時候3DS-IC標準委員會召開了一次會議，會議的主題是開始為3DS-IC用晶圓片制訂晶圓片參數(shù)等標準，有關的標準草案則將于明年早些時候出爐。

　　另外，去年Sematech組織還宣布建成了首個300mm規(guī)格3DIC試產(chǎn)產(chǎn)線，該產(chǎn)線建在紐約州立大學納米科學與工程學院下屬的奧爾巴尼納米技術研究中心內。參與Sematech 3D芯片堆疊技術項目的公司/單位有Globalfoundries,惠普, IBM, Intel,三星，臺積電，聯(lián)電以及紐約州立大學。

　　據(jù)Sematech高管Sitaram Arkalgud透露，該產(chǎn)線設立的主要目的是為Wide I/O產(chǎn)品研發(fā)出一套“參考工藝流程”，所用的TSV結構寬度為5微米，深度則為500微米。

　　席卷全球的3DIC熱潮：

　　另外一方面，去年由Sematech，SIA(Semiconductor Industry Association)以及SRC(Semiconductor Research Corp.)三大組織牽頭，啟動了另外一項與3D芯片堆疊技術有關的研究項目，該項目的目標主要是為可應用于多種場合的異質結構3D芯片互聯(lián)技術制定行業(yè)標準規(guī)范。目前加入這個項目的成員有ADI, Altera, LSI, 安森美和高通。

　　對3D芯片堆疊而言，晶圓鍵合技術所起到的作用非常關鍵。根據(jù)國際半導體技術路線圖(ITRS)的預計，2012年后應用的TSV穿硅互聯(lián)結構中的微過孔直徑將被控制在0.8-4.0微米之間。

　　美國Sematech組織在歐洲的對手IMEC也在積極研制與3D芯片堆疊有關的技術。本月早些時候，Cascade Microtech公司和IMEC宣布將就3DIC的測試方法研制項目進行合作。兩家公司將在3D TSV技術所用的量測方法方面展開緊密合作，并宣稱將在3DIC用研發(fā)及產(chǎn)品測試標準制定領域走在全球前列。

　　另外，法國的CEA-Leti也已經(jīng)開始啟動基于300mm晶圓規(guī)格的3DIC試產(chǎn)項目。CEA-Leti與意法半導體之間合作密切，同時他們還計劃與另一家硅中間互連層的廠商 Shinko Electric Industries公司展開合作。

　　亞洲方面，新加坡微電子所( Institute of Microelectronics (IME))最近也組建了一個與3D堆疊技術有關的聯(lián)盟組織，臺灣工研院(ITRI)也組建了一個類似的聯(lián)盟組織，其成員數(shù)達到了22家公司，包括聯(lián)電，思科，日月光等。

　　去年，爾必達，力成科技及聯(lián)電三家公司還宣布將合作開展基于28nm節(jié)點制程的3D芯片堆疊技術的研發(fā)。

　　賽靈思的FPGA 3D堆疊技術

　　最后，賽靈思則在去年宣布推出可將多塊FPGA核心通過3D堆疊技術集成在單片封裝中的技術，并將把這種技術應用在其28nm制程7系列FPGA產(chǎn)品上。有關的產(chǎn)品定于今年下半年上市。

　　另：

　　A5芯片側面肉眼可見上下層芯片的分界結構

　　蘋果A4/A5處理器雖然也使用了類似3D芯片堆疊的技術，但并沒有使用TSV和Interposer結構，而是采用如上圖所示的結構，直接通過Microbump實現(xiàn)內存芯片與邏輯芯片的互聯(lián)。