賽靈思 Vivado 設(shè)計(jì)套件常見問題

Vivado仿真器與ISim有什么不同？

Vivado仿真器采用全新的引擎，緊密集成于VivadoIDE中。該引擎的速度比ISim快3倍，而占用的存儲(chǔ)器容量卻僅為一半。它完全集成于VivadoIDE，能夠通過Tcl更好地控制仿真器操作。

Vivado仿真器能否使舊版架構(gòu)設(shè)計(jì)符合7系列要求？

一般說來，賽靈思建議用戶采用原生架構(gòu)。不過Vivado支持舊版架構(gòu)的程度與ISE針對(duì)所有Virtex級(jí)別器件的支持相同。

Vivado仿真器是否支持VHDL和Verilog的時(shí)序仿真？

Vivado僅為Verilog的時(shí)序仿真提供支持。但是Vivado可為Verilog和VHDL以及混合語言提供功能仿真支持。

Vivado為什么不支持VHDL時(shí)序仿真？

VHDL時(shí)序仿真是基于VITAL的仿真，該標(biāo)準(zhǔn)速度很慢，限制性較大，且已長(zhǎng)期未進(jìn)行更新。

客戶能否用Mentor、Synopsys、Cadence和Aldec編譯賽靈思仿真庫？

可以。Vivado設(shè)計(jì)套件可提供名為compxlib的TCL命令以編譯仿真庫。

Vivado仿真器是否支持SystemVerilog或硬件協(xié)仿真？

我們計(jì)劃在今后發(fā)布的軟件版本中為二者提供支持。