基于FPGA的高速寬帶跳頻發(fā)射機(jī)的中頻設(shè)計

摘要：結(jié)合軟件無線電思想和架構(gòu)，利用Altera EP3C16F4 84C6作為中頻信號處理器，設(shè)計了一種基于統(tǒng)一硬件架構(gòu)的數(shù)字化高速寬帶跳頻發(fā)射機(jī)，實現(xiàn)跳頻速率125kHops/s，跳頻帶寬320MHz。

　　引言

　　跳頻通信是在惡劣的電磁環(huán)境中保證正常通信的主要手段。提高跳頻通信系統(tǒng)的跳頻速率和跳頻帶寬可以有利于對抗單頻窄帶干擾，頻帶阻塞干擾以及跟蹤干擾，是提高跳頻通信系統(tǒng)抗干擾能力的主要手段。

　　傳統(tǒng)的跳頻發(fā)射機(jī)是通過模擬本振的跳變或切換來實現(xiàn)跳頻的功能。采用模擬本振跳變的方案跳頻速率受本振頻率切換速率的影響；采用本振切換的方案，至少需要兩個模擬本振和一個高速模擬開關(guān)進(jìn)行乒乓切換，外圍電路較復(fù)雜，且靈活性較差。本文根據(jù)軟件無線電的設(shè)計思想，將基帶調(diào)制，數(shù)字上變頻，以及跳頻控制用數(shù)字化的形式在FPGA內(nèi)部實現(xiàn)，只需通過改變FPGA內(nèi)部數(shù)控振蕩器的輸出頻率就可以實現(xiàn)高速寬帶跳頻。這樣避免了模擬本振的高速跳變，提高了跳頻速率，簡化了系統(tǒng)硬件結(jié)構(gòu)，同時還增強(qiáng)了系統(tǒng)的靈活性。

　　本方案采用EP3C16F4 84C6作為跳頻發(fā)射機(jī)的中頻信號處理器，其處理能力最高可達(dá)幾十吉乘累加運(yùn)算，并且具有最高可達(dá)840Mbps的高速LVDS接口。DA轉(zhuǎn)換器采用AD9736，具有14bit精度，1.2GSPS轉(zhuǎn)換速率。該高速寬帶跳頻發(fā)射機(jī)具有高度靈活性，其中跳頻圖案，跳頻數(shù)，跳時，以及發(fā)送消息等參數(shù)由DSP實時生成。并對FPGA進(jìn)行配置。系統(tǒng)整體結(jié)構(gòu)如圖 1所示：

　圖 1 系統(tǒng)結(jié)構(gòu)框圖

　　2 FPGA設(shè)計與實現(xiàn)

　　2.1 存儲器設(shè)計

　　FPGA內(nèi)部存儲器用于與DSP進(jìn)行數(shù)據(jù)交換。存儲器分為：發(fā)送消息存儲區(qū)，發(fā)送頻率控制字存儲區(qū)，跳時寄存器，跳頻數(shù)寄存器。地址分配如表1所示：

表1 FPGA內(nèi)部存儲器分配表

　　2.2 MSK調(diào)制

　　2.2.1 通用調(diào)制模型

　　軟件無線電調(diào)制技術(shù)要求能夠在通用的數(shù)字信號處理平臺上，實現(xiàn)多種不同體制的調(diào)制方法，這就需要設(shè)計出一種通用的調(diào)制器結(jié)構(gòu)。正交調(diào)制一般可以用式1表示：

　　其中為基帶信號的同相分量和正交分量，它們是由調(diào)制方式?jīng)Q定的。為載波的角頻率。根據(jù)上式，我們可以得出正交調(diào)制的實現(xiàn)結(jié)構(gòu)如圖2所示：

圖 2 正交調(diào)制原理框圖

　　基帶調(diào)制根據(jù)不同的調(diào)制方式選擇不同的方法。成形濾波用來抑制頻譜的旁瓣，以達(dá)到特定的頻譜帶寬要求。插值用來進(jìn)行采樣率變換，使得數(shù)據(jù)速率與NCO輸出數(shù)據(jù)速率相同，進(jìn)行載波調(diào)制。最后取IQ兩路復(fù)信號的實部輸出即得中頻已調(diào)信號。