新聞中心

EEPW首頁 > EDA/PCB > 設(shè)計(jì)應(yīng)用 > 基于VHDL的線性分組碼編譯碼器設(shè)計(jì)

基于VHDL的線性分組碼編譯碼器設(shè)計(jì)

作者: 時(shí)間:2010-07-13 來源:網(wǎng)絡(luò) 收藏
3 仿真及分析
圖1、圖2分別為仿真分組編碼器、譯碼器電路的仿真波形。圖中各參數(shù)含義如下:clk是系統(tǒng)時(shí)鐘信號(hào)輸入;UI是編碼器中三位的輸入;CO是編碼器中六位編碼的輸出;Y是解碼器中六位編碼的輸入;c是解碼器中六位譯碼的輸出。

本文引用地址:http://m.butianyuan.cn/article/191648.htm


在圖1、圖2中,截取了仿真的部分波形進(jìn)行分析,產(chǎn)生的六位編碼CO、六位譯碼Y完全依據(jù)的編譯碼規(guī)則,任意兩個(gè)許用碼組之和(逐位模2加)仍為一許用碼組,即具有封閉性。

4 結(jié)語
對(duì)線性編、譯碼器的設(shè)計(jì)基于(硬件描述語言),與傳統(tǒng)設(shè)計(jì)相比較,采用語言設(shè)計(jì)的線性分組碼編、譯碼器無需考慮具體電路的實(shí)現(xiàn),只需要掌握編譯碼原理,根據(jù)相應(yīng)的編譯碼規(guī)則轉(zhuǎn)換成語言,大大減少了設(shè)計(jì)人員的工作量,提高了設(shè)計(jì)的準(zhǔn)確性和效率。程序已在Max+PlusⅡ10.O工具軟件上進(jìn)行了編譯、仿真和調(diào)試。經(jīng)過實(shí)驗(yàn)結(jié)果的分析,說明本設(shè)計(jì)是正確的。本文給出的設(shè)計(jì)思想也適用于其他基于PLD芯片的系統(tǒng)設(shè)計(jì)。


上一頁 1 2 3 下一頁

關(guān)鍵詞: VHDL 線性 分組碼 編譯碼器

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉