基于流水線(xiàn)技術(shù)的并行高效FIR濾波器設(shè)計(jì)

摘要：基于流水線(xiàn)技術(shù)，利用FPGA進(jìn)行并行可重復(fù)配置高精度的FIR濾波器設(shè)計(jì)。使用VHDL可以很方便地改變?yōu)V波器的系數(shù)和階數(shù)。在DSP中采用這種FIR濾波器的設(shè)計(jì)方法可以充分發(fā)揮FPGA的優(yōu)勢(shì)。

數(shù)字濾波器可以濾除多余的噪聲，擴(kuò)展信號(hào)頻帶，完成信號(hào)預(yù)調(diào)，改變信號(hào)的特定頻譜分量，從而得到預(yù)期的結(jié)果。數(shù)字濾波器在DVB、無(wú)線(xiàn)通信等數(shù)字信號(hào)處理中有著廣泛的應(yīng)用。在數(shù)字信號(hào)處理中，傳統(tǒng)濾波器通過(guò)高速乘法累加器實(shí)現(xiàn)，這種方法在下一個(gè)采樣周期到來(lái)期間，只能進(jìn)行有限操作，從而限制了帶寬?，F(xiàn)實(shí)中的信號(hào)都是以一定的序列進(jìn)入處理器的，因此處理器在一個(gè)時(shí)鐘周期內(nèi)只能處理有限的位數(shù)，不能完全并行處理?；?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/并行">并行流水線(xiàn)結(jié)構(gòu)的FIR濾波器可以使筆者設(shè)計(jì)的64階或者128階濾波器與16階濾波器的速度一樣快，其顯著特別是在算法的每一個(gè)階段存取數(shù)據(jù)。FPGA結(jié)構(gòu)使得以采樣速率處理數(shù)字信號(hào)成為常數(shù)乘法器的理想載體，提高了整個(gè)系統(tǒng)的性能。由于設(shè)計(jì)要求的差異，如字長(zhǎng)、各級(jí)輸出的保留精度等不同，在整個(gè)設(shè)計(jì)過(guò)程中，各個(gè)環(huán)節(jié)也有所不同，這就需要根據(jù)不同的要求對(duì)數(shù)據(jù)進(jìn)行不同的處理，如截?cái)?、擴(kuò)展等，從而設(shè)計(jì)出既滿(mǎn)足設(shè)計(jì)需要，又節(jié)省FPGA資源的電路。. .　
圖1 并行濾波器結(jié)構(gòu)

1 FIR并行濾波器結(jié)構(gòu)

數(shù)字濾波器主要通過(guò)乘法器、加法器和移位寄存器實(shí)現(xiàn)。串行處理方式在階數(shù)較大時(shí)，處理速度較慢。而現(xiàn)代數(shù)字信號(hào)處理要求能夠快速、實(shí)時(shí)處理數(shù)據(jù)，并行處理數(shù)據(jù)能夠提高信號(hào)處理能力，其結(jié)構(gòu)如圖1所示。

圖2 查找表相乘和累加

從上面的算法可以看出，處理數(shù)據(jù)的采樣時(shí)鐘對(duì)每一個(gè)抽頭來(lái)說(shuō)都是并行的，并且加法器和移位寄存器采用級(jí)聯(lián)方式，完成了累加器的功能，綜合了加法器和移位寄存器的優(yōu)點(diǎn)，而且這種算法的各級(jí)結(jié)構(gòu)相同，方便擴(kuò)展，實(shí)現(xiàn)了任意階數(shù)的濾波器。算法中，真正點(diǎn)用系統(tǒng)資源的是乘法器。如果將系數(shù)量化成二進(jìn)制，就能采用移位寄存器和加法器實(shí)現(xiàn)乘法功能。對(duì)于一個(gè)特定的濾波器，由于它有固定的系數(shù)，乘法功能就是一個(gè)長(zhǎng)數(shù)乘法器。下面將討論乘法器的設(shè)計(jì)問(wèn)題。