基于FPGA的VGA時(shí)序彩條信號實(shí)現(xiàn)

當(dāng)行狀態(tài)機(jī)h_state復(fù)位時(shí)，即進(jìn)入h_video狀態(tài)，它對應(yīng)每行的有效顯示區(qū)域。行計(jì)數(shù)器h_cnt對25 MHz的點(diǎn)時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)行計(jì)數(shù)器h_cnt的計(jì)數(shù)值到達(dá)639時(shí)，行同步狀態(tài)機(jī)即進(jìn)入行消隱前肩h_front狀態(tài)；當(dāng)h_cnt的計(jì)數(shù)值為663 時(shí)，行同步狀態(tài)機(jī)進(jìn)入行同步狀態(tài)h_sync，此時(shí)，行同步信號Hs輸出低電平。當(dāng)h_cnt的計(jì)數(shù)值為759時(shí)，狀態(tài)機(jī)即進(jìn)入行消隱后肩h_back狀態(tài)；當(dāng)行狀態(tài)機(jī)為h_front，h_sync，h_back狀態(tài)時(shí)，行消隱信號輸出低電平。當(dāng)h_cnt的計(jì)數(shù)值為799時(shí)，行同步狀態(tài)機(jī)進(jìn)人 h_video狀態(tài)，同時(shí)，行計(jì)數(shù)器的同步復(fù)位信號為高電平，使行計(jì)數(shù)器復(fù)位。
場狀態(tài)機(jī)v_state開始時(shí)進(jìn)入v_video狀態(tài)，對應(yīng)每場的有效顯示行，場計(jì)數(shù)器v_cnt的計(jì)數(shù)值每行加1。當(dāng)場計(jì)數(shù)器的計(jì)數(shù)值到達(dá)479時(shí)，場狀態(tài)機(jī)翻轉(zhuǎn)，進(jìn)入場消隱前肩v_ront狀態(tài)；當(dāng)v_cnt的值為497時(shí)，狀態(tài)機(jī)v_state進(jìn)入場同步狀態(tài)v_sync，場同步信號Vs此時(shí)輸出低電平；當(dāng)v_cnt的值為499時(shí)，狀態(tài)機(jī)v_state進(jìn)入場消隱后肩v_back狀態(tài)；當(dāng)v_cnt的值為524時(shí)，狀態(tài)機(jī)v_state又翻轉(zhuǎn)進(jìn)入 v_video狀態(tài)，同時(shí)輸出高電平到場計(jì)數(shù)器v_cnt的同步清零端使其清零。當(dāng)場狀態(tài)機(jī)v_state的狀態(tài)為v_Front，v_sync， v_Back三種狀態(tài)時(shí)，場消隱信號輸出低電平，其余時(shí)刻為高電平。行、場消隱信號的邏輯與即為復(fù)合消隱信號。
3．2 VGA彩條信號產(chǎn)生模塊
彩條信號產(chǎn)生模塊包括了彩條模式控制、豎彩條發(fā)生和橫彩條發(fā)生等三個(gè)模塊。豎彩條發(fā)生模塊根據(jù)行點(diǎn)數(shù)器h_cnt的計(jì)數(shù)值來產(chǎn)生彩條，其流程圖如圖5所示。它對行點(diǎn)數(shù)計(jì)數(shù)器的數(shù)值進(jìn)行判斷，每80條豎線生成一種豎彩條，共8種豎彩條橫彩條發(fā)生模塊與豎彩條發(fā)生模塊相似。它根據(jù)場行數(shù)計(jì)數(shù)器v_cnt的計(jì)數(shù)值來產(chǎn)生橫彩條，流程圖如圖6所示。每60條掃描線為一個(gè)彩條寬度，共8種橫彩條模式。計(jì)數(shù)器mode的值又決定著輸出彩條信號的類型，當(dāng)mode為0 時(shí)，輸出的彩條為豎彩條；當(dāng)mode為1時(shí)，輸出的彩條橫彩條。