一種通用SPI總線接口的FPGA設(shè)計(jì)與實(shí)現(xiàn)

2、模塊設(shè)計(jì)
根據(jù) SPI總線的原理，可分為以下功能模塊：通信模塊，控制模塊，F(xiàn)IFO模塊(緩沖存儲(chǔ)器)，配置模塊，數(shù)據(jù)收發(fā)模塊，如圖 2所示。

2.1通信模塊
這個(gè)模塊實(shí)現(xiàn)與微處理器的通信，接收微處理器的數(shù)據(jù)和指令，通過(guò)指令解析，發(fā)出控制信號(hào)。該模塊定義的寄存器包括發(fā)送數(shù)據(jù)寄存器，接收數(shù)據(jù)寄存器，測(cè)試數(shù)據(jù)寄存器，接收測(cè)試數(shù)據(jù)寄存器，指令寄存器，配置寄存器，狀態(tài)寄存器，各寄存器詳述如下：
發(fā)送數(shù)據(jù)寄存器：可寫寄存器，接收微處理器發(fā)送的數(shù)據(jù)，而后暫存于 FIFO模塊中；
接收數(shù)據(jù)寄存器：可讀寄存器，當(dāng)收到讀數(shù)據(jù)指令時(shí)，該寄存器將從 FIFO中讀入數(shù)據(jù)且通過(guò)數(shù)據(jù)總線發(fā)送至微處理器;
測(cè)試數(shù)據(jù)寄存器：可寫寄存器，用于在測(cè)試模式下接收測(cè)試數(shù)據(jù)，而后暫存于 FIFO模塊中；
接收測(cè)試數(shù)據(jù)寄存器：可讀寄存器，當(dāng)收到讀測(cè)試數(shù)據(jù)指令時(shí)，該寄存器讀入 FIFO中的測(cè)試數(shù)據(jù)，并通過(guò)數(shù)據(jù)總線發(fā)送至微處理器，以測(cè)試各功能模塊工作是否正常；
指令寄存器：可寫寄存器，接收微處理器的指令，通過(guò)指令解析后，往其它模塊發(fā)出相應(yīng)的控制信號(hào)，包括發(fā)送數(shù)據(jù)指令，讀數(shù)據(jù)指令，復(fù)位指令，寫測(cè)試數(shù)據(jù)指令，讀測(cè)試數(shù)據(jù)指令；
配置寄存器：可寫寄存器，用于保存 SPI配置參數(shù)，包括時(shí)鐘分頻倍數(shù)、相位、移位順序、幀長(zhǎng)度等。該寄存器的值將被轉(zhuǎn)發(fā)至配置模塊。
狀態(tài)寄存器：只讀寄存器，控制模塊將狀態(tài)機(jī)狀態(tài)寫入該寄存器，供微處理器查詢 SPI

工作狀態(tài)；
2.2控制模塊
控制模塊是本系統(tǒng)的核心，控制著整個(gè)工作流程，為了方便結(jié)構(gòu)化設(shè)計(jì)，本模塊設(shè)計(jì)了狀態(tài)機(jī)。根據(jù) SPI總線的原理可將總線分為五種狀態(tài)，分別是等待狀態(tài)、數(shù)據(jù)發(fā)送狀態(tài)、數(shù)據(jù)接收狀態(tài)、數(shù)據(jù)接收完畢狀態(tài)、在線測(cè)試狀態(tài)。各狀態(tài)之間的關(guān)系如圖 2所示：