基于FPGA的圖像采集模塊的設(shè)計(jì)

2．1.3 MSP430F1121組成I2C配置電路
設(shè)計(jì)中采用MSP430Fll2l單片機(jī)配置OV7620，單片機(jī)通過(guò)JTAG接口下載程序，接入32．768 kHz的低速晶體振蕩器，供單片機(jī)使用。單片機(jī)的P1．1，P1．0端口分別作為I2C總線的SCLK，SDA引腳，各接10 kΩ電阻上拉到3.3 V，增強(qiáng)了總線的驅(qū)動(dòng)能力。單片機(jī)內(nèi)部程序?qū)崿F(xiàn)P1．1和P1．0組成的I2C總線。
2．1．4 OV7620主設(shè)備工作模式
OV7620有主設(shè)備和從設(shè)備兩種工作模式。該系統(tǒng)設(shè)計(jì)選用主設(shè)備工作模式。在主設(shè)備工作模式時(shí)，0V7620可提供以下信號(hào)：水平行同步信號(hào)Hsync，即CHSYNC引腳(輸出狀態(tài))，高電平有效；垂直場(chǎng)同步信號(hào)Vsync，即VSYNC引腳(輸出狀態(tài))，高電平有效；圖像數(shù)據(jù)信號(hào)，由UV7~UV0和Y7~Y0輸出。圖像數(shù)據(jù)同步時(shí)鐘信號(hào)Pclk，即PCLK引腳。通過(guò)這些信號(hào)，系統(tǒng)可采用FPGA接收OV7620的數(shù)據(jù)，正確采集每一幀圖像數(shù)據(jù)，為后續(xù)數(shù)據(jù)存儲(chǔ)和處理奠定基礎(chǔ)。
2．2 FPGA的圖像數(shù)據(jù)接收緩存板
2．2．1 圖像緩存方案
采用高速SRAM切換模式，即“乒乓模式”。高速SRAM只有一個(gè)數(shù)據(jù)、地址和控制總線，可通過(guò)三態(tài)緩沖門(mén)分別接圖像傳感器和嵌入式系統(tǒng)。當(dāng)圖像傳感器輸出數(shù)據(jù)時(shí)，SRAM由三態(tài)門(mén)切換至圖像傳感器一側(cè)，以使圖像數(shù)據(jù)寫(xiě)入。當(dāng)圖像傳感器輸出數(shù)據(jù)結(jié)束后，SRAM再由三態(tài)門(mén)切換到嵌入式系統(tǒng)一側(cè)以便嵌入式系統(tǒng)讀寫(xiě)。在切換過(guò)程中，還應(yīng)保證幀圖像數(shù)據(jù)的完整性。這種方式的優(yōu)點(diǎn)是SRAM可隨機(jī)存取，同時(shí)易于得到較大容量的高速SRAM且價(jià)格適中。
2．2．2 FPGA板模塊電路
圖4為電源部分的設(shè)計(jì)電路。其中，F(xiàn)PGA板接9 V直流電源的輸入，經(jīng)7805后，9 V的電壓轉(zhuǎn)換為5 V，經(jīng)電容平滑濾波后，5 V的電壓輸人給1117―3．3，得到3．3 V電壓。電源工作指示燈VD2指示電源是否正常工作。同時(shí)，5 V的電壓經(jīng)1117―1．5，轉(zhuǎn)換為1．5 V的電壓輸出，供給FPGA使用。

圖5為RS一232接口電路。該接口電路采用MAX232。圖中，TX_OUTl_FPGA，RX_INl_FPGA，TX_OUT2_FPGA，RX_IN2_FPGA連接至FPGA的I/0引腳，F(xiàn)PGA的輸出經(jīng)MAX232的電平轉(zhuǎn)換后，通過(guò)DB9的插座與PC機(jī)串口連接，實(shí)現(xiàn)FPGA與PC機(jī)通信，便于后續(xù)Nios II嵌入式軟核調(diào)試。為了實(shí)現(xiàn)高速圖像的采集與存儲(chǔ)，保證在高速圖像采集中圖像的完整性，必須含有緩沖區(qū)。利用兩片SRAM，其成本較低、容量大、操作簡(jiǎn)單，能夠完成圖像數(shù)據(jù)緩沖功能。SRAM選用IDT71V416，容量為256 Kxl6 bit，訪問(wèn)速度為10 ns，使用兩片SRAM即可構(gòu)成256 Kxl6 bitx2=8 Mbit的高速緩存，從而可實(shí)現(xiàn)圖像數(shù)據(jù)的不間斷傳輸。