經(jīng)I/O優(yōu)化的FPGA

電池供電和功耗敏感應用的迅猛增長刺激了全球對低功耗半導體的需求。今天，功耗敏感應用的人員面對更加嚴格的系統(tǒng)總體功耗限制、規(guī)范和標準。今天，功耗敏感應用的設計人員正面對著更嚴格的系統(tǒng)總體功耗限制、規(guī)范和標準。與此同時，這些應用對功能、性能和復雜性的要求也在增加，但卻不能增加電池消耗或成本。

設計人員過去依賴ASIC而不是FPGA來滿足其設計中的低功耗約束。由于開發(fā)周期較長，一次性工程費用（NRE）高，缺乏應對標準變化及進行后期設計修改的靈活性，所以采用硬連線ASIC風險較高，對產品生命周期較短的應用不太實際。隨著競爭加劇，上市時間對產品的成敗越來越重要，PLD逐漸成為首選的解決方案。市場研究機構iSuppli預測，在約值200億美元的ASIC市場中，高達30億美元的份額將會轉向低功耗FPGA解決方案。

事實上，設計人員已逐漸發(fā)現(xiàn)要適應不斷演進的標準、縮短開發(fā)周期并達到下一代先進半導體產品所要求的封裝尺寸和功耗指標，必須采用低功耗的可重編程解決方案。例如，用于智能手機的FPGA必須在超低功耗和手機內各種不同技術 (如存儲、觸摸屏或鍵盤) 的高效控制及接口能力之間實現(xiàn)平衡。

FPGA的選擇
當然，并非所有的可編程邏輯技術都能很好地滿足低功耗要求。事實上，當今市場某些所謂的“低功耗”器件的電流消耗高達30mA，這往往比對功率敏感的典型電池供電應用所能容忍的耗電量高出1～2個數(shù)量級。

可編程器件在上電和配置之后的功耗分為兩種基本形式――靜態(tài)功耗和動態(tài)功耗。靜態(tài)功耗是器件上電配置后閑置狀態(tài)下的耗電量；而動態(tài)功耗則是指器件在工作狀態(tài)下的耗電量。以往，動態(tài)功耗是功耗的主要部分，為了解決動態(tài)功耗問題，器件電源電壓 (Vcc) 曾經(jīng)隨工藝尺寸的縮小而不斷降低，系統(tǒng)電壓也隨之減小，但是繼續(xù)降低器件Vcc的日子已不復存在。不僅如此，由于基于SRAM的器件晶體管密度極高，每一次半導體制造工藝節(jié)點的縮小都意味著靜態(tài)功耗的增加。因為工藝節(jié)點縮小后，量子隧道效應（quantum tunneling）和亞閾區(qū)泄漏（sub-threshold leakage)之類的問題變得更加嚴重，這對面向功耗敏感應用的器件來說，是一個實實在在的挑戰(zhàn)。隨著漏電流加劇，靜態(tài)功耗開始成為功耗的主要部分，成為人門最關心的問題。