經(jīng)I/O優(yōu)化的FPGA

電池供電和功耗敏感應(yīng)用的迅猛增長刺激了全球?qū)Φ凸陌雽?dǎo)體的需求。今天，功耗敏感應(yīng)用的人員面對更加嚴(yán)格的系統(tǒng)總體功耗限制、規(guī)范和標(biāo)準(zhǔn)。今天，功耗敏感應(yīng)用的設(shè)計(jì)人員正面對著更嚴(yán)格的系統(tǒng)總體功耗限制、規(guī)范和標(biāo)準(zhǔn)。與此同時(shí)，這些應(yīng)用對功能、性能和復(fù)雜性的要求也在增加，但卻不能增加電池消耗或成本。

設(shè)計(jì)人員過去依賴ASIC而不是FPGA來滿足其設(shè)計(jì)中的低功耗約束。由于開發(fā)周期較長，一次性工程費(fèi)用（NRE）高，缺乏應(yīng)對標(biāo)準(zhǔn)變化及進(jìn)行后期設(shè)計(jì)修改的靈活性，所以采用硬連線ASIC風(fēng)險(xiǎn)較高，對產(chǎn)品生命周期較短的應(yīng)用不太實(shí)際。隨著競爭加劇，上市時(shí)間對產(chǎn)品的成敗越來越重要，PLD逐漸成為首選的解決方案。市場研究機(jī)構(gòu)iSuppli預(yù)測，在約值200億美元的ASIC市場中，高達(dá)30億美元的份額將會轉(zhuǎn)向低功耗FPGA解決方案。

事實(shí)上，設(shè)計(jì)人員已逐漸發(fā)現(xiàn)要適應(yīng)不斷演進(jìn)的標(biāo)準(zhǔn)、縮短開發(fā)周期并達(dá)到下一代先進(jìn)半導(dǎo)體產(chǎn)品所要求的封裝尺寸和功耗指標(biāo)，必須采用低功耗的可重編程解決方案。例如，用于智能手機(jī)的FPGA必須在超低功耗和手機(jī)內(nèi)各種不同技術(shù) (如存儲、觸摸屏或鍵盤) 的高效控制及接口能力之間實(shí)現(xiàn)平衡。

FPGA的選擇
當(dāng)然，并非所有的可編程邏輯技術(shù)都能很好地滿足低功耗要求。事實(shí)上，當(dāng)今市場某些所謂的“低功耗”器件的電流消耗高達(dá)30mA，這往往比對功率敏感的典型電池供電應(yīng)用所能容忍的耗電量高出1～2個(gè)數(shù)量級。

可編程器件在上電和配置之后的功耗分為兩種基本形式――靜態(tài)功耗和動態(tài)功耗。靜態(tài)功耗是器件上電配置后閑置狀態(tài)下的耗電量；而動態(tài)功耗則是指器件在工作狀態(tài)下的耗電量。以往，動態(tài)功耗是功耗的主要部分，為了解決動態(tài)功耗問題，器件電源電壓 (Vcc) 曾經(jīng)隨工藝尺寸的縮小而不斷降低，系統(tǒng)電壓也隨之減小，但是繼續(xù)降低器件Vcc的日子已不復(fù)存在。不僅如此，由于基于SRAM的器件晶體管密度極高，每一次半導(dǎo)體制造工藝節(jié)點(diǎn)的縮小都意味著靜態(tài)功耗的增加。因?yàn)楣に嚬?jié)點(diǎn)縮小后，量子隧道效應(yīng)（quantum tunneling）和亞閾區(qū)泄漏（sub-threshold leakage)之類的問題變得更加嚴(yán)重，這對面向功耗敏感應(yīng)用的器件來說，是一個(gè)實(shí)實(shí)在在的挑戰(zhàn)。隨著漏電流加劇，靜態(tài)功耗開始成為功耗的主要部分，成為人門最關(guān)心的問題。