基于LVDS總線的高速長距數(shù)據(jù)傳輸?shù)脑O(shè)計
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隨著接入通信設(shè)備的廣泛應(yīng)用，數(shù)據(jù)傳輸速率急劇增加。采用低電壓差分信號LVDS(Low-Voltage Differential Signalings)技術(shù)的設(shè)備電路系統(tǒng)可使傳輸速度每秒高達數(shù)百Mb。但LVDS只能滿足短距離的數(shù)據(jù)高速傳輸，而不支持長距離傳輸。目前許多設(shè)備都要求具有長距離傳輸數(shù)據(jù)能力，以確保百米以上的電纜傳輸數(shù)據(jù)。自適應(yīng)均衡器能夠自動補償信號損耗，使電纜傳輸?shù)拇袛?shù)字信號能夠重新恢復(fù)其原有性能。利用這一特點，并采用高速串行數(shù)字接口SDI(Serial Digital In―terface)自適應(yīng)電纜均衡器及電纜驅(qū)動器構(gòu)建系統(tǒng)，可擴大LVDS技術(shù)的數(shù)據(jù)傳輸范圍，實現(xiàn)高速長距離數(shù)據(jù)傳輸。因此，這里給出采用DS92LVl023型LVDS器件，CLC006型高速驅(qū)動器以及CLC014型自適應(yīng)均衡器構(gòu)建的系統(tǒng)設(shè)計，該系統(tǒng)能夠?qū)崿F(xiàn)導(dǎo)彈飛行前實時檢測的數(shù)據(jù)傳輸。
2 總體設(shè)計方案
該系統(tǒng)設(shè)計要求在100Mb／s速度下傳輸數(shù)據(jù)，其傳輸距離為300 m，因此，該系統(tǒng)設(shè)計主要解決延長傳輸距離和速度匹配問題。圖1為系統(tǒng)設(shè)計原理框圖。其中，DS92LVl023和DS92LVl224型LVDS器件，分別稱為串行器和解串器。串行器是一種將并行數(shù)據(jù)轉(zhuǎn)成串行數(shù)據(jù)的器件，而解串器則是將串行數(shù)據(jù)轉(zhuǎn)成并行數(shù)據(jù)的器件。CLC006和CLC014分別是高速驅(qū)動器和自適應(yīng)均衡器，高速驅(qū)動器可驅(qū)動同軸線傳輸更長距離，經(jīng)電纜長距離傳輸?shù)男盘枙霈F(xiàn)衰減，自適應(yīng)均衡器則用于均衡器電纜傳輸?shù)男盘枴?/p>本文引用地址：http://m.butianyuan.cn/article/192126.htm
3 硬件電路設(shè)計
該系統(tǒng)設(shè)計中，計算機與USB模塊通過USB電纜連接，計算機向USB模塊發(fā)送讀數(shù)命令，啟動DS92LVl224命令及其他操作命令，USB模塊再將控制命令傳給FPGA模塊，F(xiàn)P-GA直接控制LVDS器件工作。由于USB模塊向計算機傳輸數(shù)據(jù)的速度最高可達140 Mb／s，因此?？蓪?00 Mb／s速率的數(shù)據(jù)適時地傳入計算機。
3．1 延長距離設(shè)計
LVDS信號傳輸是依靠串行器和解串器完成的，串行器和解串器都需一個外部時鐘。只有這兩個外部時鐘頻率同步時，串行器和解串器才能正常通信。利用FPGA引腳與內(nèi)部邏輯，完全能夠解決工作時鐘頻率同步的問題。
串行器DS92LV1023是將外部并行數(shù)據(jù)串化成串行數(shù)據(jù)，此時該串行器輸出的差分壓差約100 mV，該差分壓差傳輸距離只有幾米，加上CLC006電纜高速驅(qū)動器，其輸出壓差可達2V(壓差可通過電阻R23調(diào)節(jié))，這樣就可以驅(qū)動同軸電纜傳輸300 m的距離。圖2為LVDS發(fā)送電路。
解串器DS92LV1224解串的數(shù)據(jù)先經(jīng)FPGA模塊傳輸至存儲器，F(xiàn)PGA接收到USB模塊命令后，先通過控制解串器DS92LVl224的PWRDN、REN、RCLK、RCLK_R/F及REFCLK引腳使LVDS器件開始解串．同時將解串?dāng)?shù)據(jù)直接施加到FPGA引腳，進一步處理分析。圖3為LVDS接收電路。
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