基于AD9225的12位高速ADC的存儲(chǔ)電路設(shè)計(jì)與實(shí)現(xiàn)

　　存儲(chǔ)器的存儲(chǔ)過(guò)程可以分解成三個(gè)過(guò)程來(lái)討論：① 地址碼加在RAM芯片的地址輸入端,選中相應(yīng)的存儲(chǔ)單元,使其可以進(jìn)行寫(xiě)操作。② 將要寫(xiě)入的數(shù)據(jù)放在數(shù)據(jù)總線上。③ 加上片選信號(hào)及寫(xiě)信號(hào),這兩個(gè)有效信號(hào)打開(kāi)三態(tài)門(mén),使DB上的數(shù)據(jù)進(jìn)入輸入回路,送到存儲(chǔ)單元的位線上,從而寫(xiě)入該存儲(chǔ)單元。

　　圖4所示的接口電路中,地址碼信息和數(shù)據(jù)碼信息在同一時(shí)鐘信號(hào)的上升沿產(chǎn)生,片選線由地址發(fā)生器的最高位（A19）提供。寫(xiě)信號(hào)線是接口的最關(guān)鍵部分,它必須保證在AD9225轉(zhuǎn)換完成以后,在保持地址信息和數(shù)據(jù)信息不變的情況下,有足夠的低電平持續(xù)時(shí)間完成存儲(chǔ)操作。低速的數(shù)據(jù)采集系統(tǒng)可直接采用CLK作為寫(xiě)信號(hào)。高速ADC在使用時(shí),對(duì)時(shí)鐘的占空比要求很高。AD9225要求CLK的占空比在45％~55％之間,如果還直接采用CLK作為寫(xiě)信號(hào),將難以滿足要求。例如,如果采樣速率為10 Msps,CLK的低電平持續(xù)時(shí)間僅為50 ns,小于628512的存儲(chǔ)時(shí)間70 ns,因此,必須要對(duì)晶振信號(hào)進(jìn)行適當(dāng)?shù)倪壿嬣D(zhuǎn)換以獲得足夠的寫(xiě)周期?？紤]到寫(xiě)信號(hào)僅在低電平狀態(tài)有效,在產(chǎn)生信號(hào)時(shí),可以盡量減少高電平的持續(xù)時(shí)間。經(jīng)過(guò)多次仿真試驗(yàn),作者采用圖5所示的邏輯控制電路來(lái)獲得相應(yīng)的寫(xiě)信號(hào)。

圖5 邏輯控制電路

　　對(duì)應(yīng)于此邏輯電路的時(shí)序如圖6所示。

圖6 邏輯控制電路時(shí)序圖

5 結(jié)論

　　本文詳細(xì)介紹了一種高 速A/D轉(zhuǎn)換芯片AD9225的結(jié)構(gòu)和應(yīng)用,在比較了各種高速數(shù)據(jù)采集系統(tǒng)的存儲(chǔ)方案的基礎(chǔ)上,給出了AD9225與628512存儲(chǔ)器的接口電路。該電路實(shí)際上是高速ADC與一般RAM接口的縮影。在寫(xiě)信號(hào)的實(shí)現(xiàn)上,采用了控制邏輯,具有創(chuàng)新性和通用性。