基于ARM和FPGA的微加速度計(jì)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
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由A／D轉(zhuǎn)換輸出轉(zhuǎn)換后的8位數(shù)字信號，可以從QuartusⅡ內(nèi)置的邏輯分析儀中讀取，圖5為通過QuartusⅡ軟件內(nèi)置邏輯分析儀查看讀取數(shù)據(jù)值的截圖。從圖5中可以看出在讀寫方式中，在WR／RDY的上升沿開始啟動(dòng)轉(zhuǎn)換，到INT的下降沿轉(zhuǎn)換完成，轉(zhuǎn)換時(shí)間可通過時(shí)間標(biāo)尺計(jì)算出來，為24×40=960 ns，之后就可以通過RD的上升沿開始讀取轉(zhuǎn)換后的數(shù)據(jù)到數(shù)據(jù)總線中，如圖5中的XDD以及YDD。因?yàn)閱纹瑱C(jī)的處理速度一般都低于A／D轉(zhuǎn)換芯片的速度，故將XDD與YDD的數(shù)據(jù)存儲到FPGA中的FIFO中，F(xiàn)IFO便起到數(shù)據(jù)緩沖的作用，以備接下來單片機(jī)對數(shù)據(jù)進(jìn)行讀取。本文引用地址：http://m.butianyuan.cn/article/195475.htm
3．2 ARM系統(tǒng)接收FPGA數(shù)據(jù)
圖6為FPGA與ARM相連接部分的傳輸接口框圖。ARM系統(tǒng)主要控制數(shù)據(jù)采集的啟動(dòng)和采集結(jié)束后對數(shù)據(jù)的顯示和存儲，在數(shù)據(jù)采集的過程中，ARM處理器系統(tǒng)讀取FPGA中的數(shù)據(jù)，實(shí)際上是讀取FIFO中的數(shù)據(jù)。FIFO的容量可以通過軟件進(jìn)行設(shè)置，它有兩個(gè)狀態(tài)顯示信號，分別為ALFUL和EMPTY，ALFUL是指FIFO接近滿，當(dāng)ALFUL從低電平變?yōu)楦唠娖胶螅珹RM單片機(jī)系統(tǒng)就可以發(fā)送RDFIFO信號來讀取FIFO中的數(shù)據(jù)輸出端口的數(shù)據(jù)，當(dāng)FIFO中的EMPTY信號從低電平變?yōu)楦唠娖剑砻鱂IFO中已無數(shù)據(jù)可讀，ARM單片機(jī)就開始等待ALFUL的跳變進(jìn)行下一次的讀取。
3．3 加速度數(shù)據(jù)顯示和存儲
由ARM系統(tǒng)采集到的數(shù)據(jù)可通過串口線發(fā)送到上位機(jī)進(jìn)行實(shí)時(shí)顯示，也可以通過模擬IDE通信協(xié)議儲存到IDE硬盤中。LPC2210通過串口線與上位機(jī)進(jìn)行通信主要是應(yīng)用ARM芯片LPC2210中的通用異步接收／發(fā)送裝置UART0，而使用LPC2210的通用可編程I／O口，可以模擬產(chǎn)生IDE硬盤的讀寫時(shí)序，實(shí)現(xiàn)對存儲設(shè)備的讀寫操作。這樣可以實(shí)現(xiàn)加速度數(shù)據(jù)的顯示和存儲。
4 結(jié)語
這里介紹一種MEMS器件微加速度計(jì)的數(shù)據(jù)采集設(shè)計(jì)方案，結(jié)合當(dāng)前應(yīng)用廣泛的處理芯片ARM和FPGA，給出了一種配置靈活、通用性強(qiáng)的數(shù)據(jù)采集方案。實(shí)驗(yàn)中可準(zhǔn)確采集美新加速度計(jì)MXR6150G／M的加速度信號，采集到的信號既可以在上位機(jī)實(shí)時(shí)顯示，又可以存儲在IDE接口硬盤中，達(dá)到了數(shù)據(jù)顯示和存儲的目的。
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