基于FPGA的高速數(shù)字隔離型串行ADC及其工程應(yīng)用

　　1．引言

　　目前，逆變器在很多領(lǐng)域有著越來越廣泛地應(yīng)用。對逆變器的研究具有十分重要的意義和廣闊的工程應(yīng)用前景。常見逆變技術(shù)的控制方法大致分為開環(huán)控制的載波調(diào)制方法和閉環(huán)控制的跟蹤控制方法。跟蹤控制方法屬于閉環(huán)控制，閉環(huán)反饋中的檢測環(huán)節(jié)需要與高壓主電路相互隔離，避免高壓側(cè)電磁噪聲對控制電路的竄擾。高性能的跟蹤型逆變器對反饋量的實(shí)時性要求很高，因此要求反饋環(huán)節(jié)具有高速隔離傳輸模擬信號的能力。

　　目前，最常用的隔離技術(shù)可以分為線性隔離和數(shù)字隔離。線性隔離器存在溫度漂移、線性度差，魯棒性弱的問題，很難滿足寬頻帶高精度的隔離傳輸要求。在現(xiàn)代跟蹤控制用逆變器領(lǐng)域中大多采用數(shù)字化控制，如果在高壓側(cè)將模擬量變成數(shù)字量，再通過高速隔離芯片傳輸數(shù)字量，則既避免了模擬量隔離傳輸所存在的問題，又滿足數(shù)字化控制的要求。因此，本文研究設(shè)計(jì)了一種基于高速隔離芯片的高速串行隔離型ADC。該數(shù)字隔離型ADC頻帶寬，延時小，穩(wěn)定性高并且電路結(jié)構(gòu)簡單。利用FPGA作為控制器，很好地實(shí)現(xiàn)了模數(shù)轉(zhuǎn)換和隔離傳輸。

　　2．隔離模塊基本工作原理

　　2.1 工程背景介紹

　　如圖(1)所示為基于RC檢測的跟蹤控制原理框圖。FPGA通過高速隔離芯片控制高速串行ADC，將電容電壓實(shí)時地轉(zhuǎn)換成數(shù)字量，通過隔離芯片把數(shù)字量讀回到FPAG。通過這個高速隔離型ADC，即圖(1)中虛線框中的部分，實(shí)時采樣跟蹤電壓波形，根據(jù)特定的跟蹤控制算法產(chǎn)生相應(yīng)的SPWM控制信號驅(qū)動半橋主電路。假設(shè)逆變單元的開關(guān)頻率為10KHz,最小占空比為10％，按照香農(nóng)定理ADC采樣頻率至少為200KHz,在工程應(yīng)用中一般留有7～10倍余量，所以高速ADC的采樣頻率應(yīng)該在1MHz左右。MAX1072為10位單極型串行ADC，可以實(shí)現(xiàn)1.8MHz采樣頻率?？梢奙AX1072在采樣頻率和輸出精度方面均滿足跟蹤控制的要求。同時，采用串行ADC控制引腳少，占用控制器I／O端口少，所需隔離芯片少，電路結(jié)構(gòu)簡單可靠性高。隔離芯片采用ISO721D，其傳輸帶寬可達(dá)150MHz。

　　2.2 高速數(shù)字隔離型ADC實(shí)現(xiàn)原理

　　本論文主要研究高速隔離型ADC的實(shí)現(xiàn)方案，即圖(1)中虛線框內(nèi)的部分。此部分原理示意圖如圖(2)所示。圖中由FPGA產(chǎn)生兩路輸出信號分別為Clk1和Sta1。Clk1經(jīng)過隔離芯片輸出信號Clk作為串行ADCMax1072的時鐘信號其頻率為24MHz。Sta1經(jīng)過隔離芯片輸出信號Sta作為ADC的啟動控制信號其頻率為1.5MHz。ADC的轉(zhuǎn)換結(jié)果為Data信號，經(jīng)隔離芯片輸出Data1信號送回FPGA。

本文引用地址：http://m.butianyuan.cn/article/201706/349466.htm　　各信號相位關(guān)系如圖(3)所示。其中，信號A，B,C,Dclk依次為Clk,Sta,Data和FPGA內(nèi)部移位寄存器的時鐘信號，實(shí)現(xiàn)將每一位串行數(shù)據(jù)進(jìn)行存儲。信號B的下降沿啟動ADC進(jìn)行轉(zhuǎn)換，t0～t1時間段內(nèi)為ADC轉(zhuǎn)換時間，第四個Clk上升沿輸出數(shù)字量的最高位，經(jīng)4nS后穩(wěn)定。依次在每個時鐘信號Clk的上升沿產(chǎn)生數(shù)字量的下一位，在每個Dclk的上升沿將串行數(shù)據(jù)鎖存在移位寄存器中。在LSB之后還有兩位無效位分別為S1和S0。啟動信號延時3個Clk，再進(jìn)行下一次啟動。

　　圖(4)為利用FPGA實(shí)現(xiàn)的控制隔離型ADC的軟核原理描述圖。FPGA產(chǎn)生一路頻率為24MHz的Clk,信號經(jīng)過隔離芯片即為圖(3)中的信號A，此信號直接輸出作為Max1072的時鐘信號。Clk1同時也作為啟動信號的時鐘信號。利用一個16進(jìn)制計(jì)數(shù)器對Clk1進(jìn)行計(jì)數(shù)產(chǎn)生信號Sta1經(jīng)過隔離芯片即為圖(3)中的信號B。Sta1高電平維持3個Clk1低電平維持13個Clk1。所以Sta1的工作頻率為1.5MHz，占空比為12.5％。由Sta1信號的下降沿啟動另外一個13進(jìn)制計(jì)數(shù)器計(jì)數(shù)，產(chǎn)生信號經(jīng)隔離芯片即為如圖(3)中所示的信號Dclk。此信號作為移位寄存器的時鐘信號，將10位串行數(shù)據(jù)依次移入寄存器。最后一個時鐘信號啟動鎖存器將串行數(shù)據(jù)轉(zhuǎn)換成為并行數(shù)據(jù)鎖存在輸出端供FPGA內(nèi)部進(jìn)行跟蹤控制算法使用。

　　3．實(shí)驗(yàn)結(jié)果

　　如圖(5)所示，為FPGA控制Max1072的時序?qū)嶒?yàn)波形圖參考基準(zhǔn)電壓為2.5V。圖中信號Sta，Clk，Dclk分別對應(yīng)圖(3)中信號A，B，D。從實(shí)驗(yàn)結(jié)果可見Max1072的時鐘頻率為24MHz，啟動轉(zhuǎn)換信號頻率為1.5MHz，與ADC時序要求完全吻合。

　　圖(6)為隔離前后兩路信號的比較情況。波形S為輸入模擬信號，頻率為10KHz。為調(diào)試方便外接了刷新頻率為1MHz的雙極型DAC。經(jīng)ADC隔離采樣再通過DAC將數(shù)字量轉(zhuǎn)換成為模擬量即圖(6)中波形P?？梢?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/數(shù)字隔離型">數(shù)字隔離型ADC工作正常，初步驗(yàn)證了該方案的可行性。

　　圖(7)為加入隔離模塊后的跟蹤控制原理性實(shí)驗(yàn)的跟蹤波形。高壓側(cè)電磁干擾對控制電路的影響有很大程度地減弱。這為實(shí)現(xiàn)高性能的逆變單元提供了可能性。

　　4．結(jié)論與展望

　　通過實(shí)驗(yàn)驗(yàn)證了本文設(shè)計(jì)的基于高速串行模數(shù)轉(zhuǎn)換器Max1072和高速隔離芯片ISO721D的數(shù)字化隔離方案的可行性。利用FPGA作為控制器初步驗(yàn)證了隔離模塊控制時序的正確性，為跟蹤型逆變單元的檢測環(huán)節(jié)提供了隔離方案，有效的抑制了高壓側(cè)對控制電路的噪聲竄擾。但是，由于所選DAC的性能偏低，因此沒有進(jìn)行更高頻率信號的測試。這將在以后的工作中進(jìn)一步驗(yàn)證和完善。