SystemVerilog語言簡介

1. 接口（Interface）

Verilog模塊之間的連接是通過模塊端口進行的。為了給組成設(shè)計的各個模塊定義端口，我們必須對期望的硬件設(shè)計有一個詳細的認識。不幸的是，在設(shè)計的早期，我們很難把握設(shè)計的細節(jié)。而且，一旦模塊的端口定義完成后，我們也很難改變端口的配置。另外，一個設(shè)計中的許多模塊往往具有相同的端口定義，在Verilog中，我們必須在每個模塊中進行相同的定義，這為我們增加了無謂的工作量。

SystemVerilog提供了一個新的、高層抽象的模塊連接，這個連接被稱為接口（Interface）。接口在關(guān)鍵字interface和endinterface之間定義，它獨立于模塊。接口在模塊中就像一個單一的端口一樣使用。在最簡單的形式下，一個接口可以認為是一組線網(wǎng)。例如，可以將PCI總線的所有信號綁定在一起組成一個接口。通過使用接口，我們在進行一個設(shè)計的時候可以不需要首先建立各個模塊間的互連。隨著設(shè)計的深入，各個設(shè)計細節(jié)也會變得越來越清晰，而接口內(nèi)的信號也會很容易地表示出來。當接口發(fā)生變化時，這些變化也會在使用該接口的所有模塊中反映出來，而無需更改每一個模塊。下面是一個接口的使用實例：

interface chip_bus; // 定義接口
wire read_request, read_grant;
wire [7:0] address, data;
endinterface: chip_bus

module RAM (chip_bus io, // 使用接口
input clk);
// 可以使用io.read_request引用接口中的一個信號
endmodule

module CPU(chip_bus io, input clk);

...

endmodule

module top;

reg clk = 0;

chip_bus a; // 實例接口

// 將接口連接到模塊實例

RAM mem(a, clk);

CPU cpu(a, clk);

endmodule

實際上，SystemVerilog的接口不僅僅可以表示信號的綁定和互連。由于SystemVerilog的接口中可以包含參數(shù)、常量、變量、結(jié)構(gòu)、函數(shù)、任務(wù)、initial塊、always塊以及連續(xù)賦值語句，所以SystemVerilog的接口還可以包含內(nèi)建的協(xié)議檢查以及被使用該接口的模塊所共用的功能。

2. 全局聲明和語句

在Verilog中，除了一個模塊可以作為模塊實例引用其他模塊外，并不存在一個全局空間。另外，Verilog允許任意數(shù)目的頂層模塊，因此會產(chǎn)生毫無關(guān)聯(lián)的層次樹。

SystemVeriog增加了一個被稱為$root的隱含的頂級層次。任何在模塊邊界之外的聲明和語句都存在于$root空間中。所有的模塊，無論它處于哪一個設(shè)計層次，都可以引用$root中聲明的名字。這樣，如果某些變量、函數(shù)或其它信息被設(shè)計中的所有模塊共享，那么我們就可以將它們作為全局聲明和語句。全局聲明和語句的一個使用實例如下：

reg error _flag; // 全局變量

function compare (...); // 全局函數(shù)

always @(error_flag) // 全局語句
...

module test;

chip1 u1 (...)

endmodule

module chip1 (...);

FSM u2 (...);

always @(data)

error_flag = compare(data, expected);

endmodule

module FSM (...);

...

always @(state)

error_flag = compare(state, expected);

endmodule

3. 時間單位和精度

在Verilog中，表示時間的值使用一個數(shù)來表示，而不帶有任何時間單位。例如：

forever #5 clock = ~clock;

從這一句中我們無法判斷5代表的是5ns? 5ps? 還是其他。Verilog的時間單位和精度是作為每一個模塊的屬性，并使用編譯器指令`timescale來設(shè)置。使用這種方法具有固有的缺陷，因為編譯器指令的執(zhí)行依賴于源代碼的編譯順序，編譯器總是將它遇到的最后一個`timescale設(shè)置的時間單位和精度作為之后的標準。那么，假如有些模塊之前沒有使用`timescale設(shè)置時間單位和精度，這就有可能出現(xiàn)同一個源代碼的不同仿真會出現(xiàn)不同結(jié)果的情況。

SystemVerilog為了控制時間單位加入了兩個重要的增強。首先，時間值可以顯式地指定一個單位。時間單位可以是s、ms、ns、ps或fs。時間單位作為時間值的后綴出現(xiàn)。例如：

forever #5ns clock = ~clock;