基于信號(hào)完整性分析的PCB設(shè)計(jì)方法

基于信號(hào)完整性分析的PCB設(shè)計(jì)流程如圖所示。

主要包含以下步驟：

圖基于信號(hào)完整性分析的高速PCB設(shè)計(jì)流程

（1）因?yàn)檎麄€(gè)設(shè)計(jì)流程是基于信號(hào)完整性分析的，所以在進(jìn)行PCB設(shè)計(jì)之前，必須建立或獲取高速數(shù)字信號(hào)傳輸系統(tǒng)各個(gè)環(huán)節(jié)的信號(hào)完整性模型。

（2）在設(shè)計(jì)原理圖過(guò)程中，利用信號(hào)完整性模型對(duì)關(guān)鍵網(wǎng)絡(luò)進(jìn)行信號(hào)完整性預(yù)分析，依據(jù)分析結(jié)果來(lái)選擇合適的元器件參數(shù)和電路拓?fù)浣Y(jié)構(gòu)等。

（3）在原理圖設(shè)計(jì)完成后，結(jié)合PCB的疊層設(shè)計(jì)參數(shù)和原理圖設(shè)計(jì)，對(duì)關(guān)鍵信號(hào)進(jìn)行信號(hào)完整性原理分析，獲取元器件布局、布線參數(shù)等的解空間，以保證在此解空間中，最終的設(shè)計(jì)結(jié)果滿足性能要求。

（4）在PCB版圖設(shè)計(jì)開(kāi)始之前，將獲得的各信號(hào)解空間的邊界值作為版圖設(shè)計(jì)的設(shè)計(jì)規(guī)則（約束條件），以此作為PCB版圖布局、布線的設(shè)計(jì)依據(jù)。

（5）在PCB版圖設(shè)計(jì)過(guò)程中，對(duì)部分完成或全部完成的版圖設(shè)計(jì)進(jìn)行設(shè)計(jì)后的信號(hào)完整性分析，以確認(rèn)實(shí)際的版圖設(shè)計(jì)是否符合預(yù)計(jì)的信號(hào)完整性要求。如果仿真結(jié)果不能滿足性能要求，則需修改版圖設(shè)計(jì)甚至原理圖設(shè)計(jì)，及時(shí)糾正錯(cuò)誤以降低整個(gè)設(shè)計(jì)完成后才發(fā)現(xiàn)產(chǎn)品失敗的風(fēng)險(xiǎn)。

（6）在PCB設(shè)計(jì)完成后，就可以進(jìn)行PCB制作，PCB制作參數(shù)的公差應(yīng)控制在規(guī)則允許范圍之內(nèi)。

（7）當(dāng)PCB制作完成后，要進(jìn)行一系列的測(cè)量調(diào)試。一方面測(cè)試產(chǎn)品是否滿足性能要求，另一方面通過(guò)測(cè)量結(jié)果驗(yàn)證信號(hào)完整性分析模型分析過(guò)程的正確性，并以此作為修正模型的依據(jù)。

采用這套設(shè)計(jì)方法，通常不需要或只需要很少的重復(fù)修改設(shè)計(jì)及制作就能夠最終定稿，從而可以縮短產(chǎn)品開(kāi)發(fā)周期，降低開(kāi)發(fā)成本。