學(xué)好FPGA應(yīng)該要具備的知識(shí)

閱讀本文的人群：熟悉數(shù)字電路基本知識(shí)（如加法器、計(jì)數(shù)器、RAM等），熟悉基本的同步電路設(shè)計(jì)方法，熟悉HDL語(yǔ)言，對(duì)FPGA的結(jié)構(gòu)有所了解，對(duì)FPGA設(shè)計(jì)流程比較了解。

1.FPGA的好處

設(shè)計(jì)工程師不在需要畫繁瑣的原理圖PCB連線，從而將工作重心轉(zhuǎn)移到功能實(shí)現(xiàn)上，極大地提高了工作效；隨著HDL（Hardware DescripTIon Language）硬件描述語(yǔ)言語(yǔ)言綜合工具及其它相關(guān)工具的推廣已經(jīng)加大的FPGA的應(yīng)用普及。

2.工程師們?cè)谑褂肍PGA時(shí)的一些壞習(xí)慣

任何事務(wù)都是一分為二的，有利就有弊。

我們發(fā)現(xiàn)現(xiàn)在越來(lái)越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式，以為“我只要將功能描述正確，其它事情交給工具就行了”。

在這種思想影響下，工程師在用HDL語(yǔ)言描述電路時(shí)，腦袋里沒(méi)有任何電路概念，或者非常模糊；也不清楚自己寫的代碼綜合出來(lái)之后是什么樣子，映射到芯片中又會(huì)是什么樣子，有沒(méi)有充分利用到FPGA的一些特殊資源。遇到問(wèn)題，首先想到的是換速度更快、容量更大的FPGA器件，導(dǎo)致物料成本上升；更為要命的是，由于不了解器件結(jié)構(gòu)，更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計(jì)技巧，過(guò)分依賴綜合等工具，工具不行，自己也就束手無(wú)策，導(dǎo)致問(wèn)題遲遲不能解決，從而嚴(yán)重影響開發(fā)周期，導(dǎo)致開發(fā)成本急劇上升。

3.學(xué)好FPGA應(yīng)該要具備的知識(shí)

目前，我們的設(shè)計(jì)規(guī)模越來(lái)越龐大，動(dòng)輒上百萬(wàn)門、幾百萬(wàn)門的電路屢見不鮮。同時(shí)我們所采用的器件工藝越來(lái)越先進(jìn)，已經(jīng)步入深亞微米時(shí)代。而在對(duì)待深亞微米的器件上，我們的設(shè)計(jì)方法將不可避免地發(fā)生變化，要更多地關(guān)注以前很少關(guān)注的線延時(shí)（我相信，ASIC設(shè)計(jì)以后也會(huì)如此）。

如果我們不在設(shè)計(jì)方法、設(shè)計(jì)技巧上有所提高，是無(wú)法面對(duì)這些龐大的基于深亞微米技術(shù)的電路設(shè)計(jì)。而且，現(xiàn)在的競(jìng)爭(zhēng)越來(lái)越激勵(lì)，從節(jié)約公司成本角度出發(fā)，也要求我們盡可能在比較小的器件里完成比較多的功能。