TD2SCDMA終端綜合測(cè)試儀物理層的軟硬件設(shè)計(jì)

1 引 言

最近，TD-SCDMA 綜合測(cè)試儀引起國(guó)內(nèi)研究機(jī)構(gòu)和國(guó)外測(cè)試儀表業(yè)巨頭很大興趣。文獻(xiàn)[1]指出了TD2SC2DMA 綜合測(cè)試儀是產(chǎn)業(yè)鏈的薄弱環(huán)節(jié)，文獻(xiàn)[1-2]提出了采用綜測(cè)儀構(gòu)建一致性測(cè)試系統(tǒng)的方案。Agilent、R S 等計(jì)劃推出相應(yīng)產(chǎn)品或正在進(jìn)行研發(fā)。

綜合測(cè)試儀總體結(jié)構(gòu)都由物理層、高層協(xié)議棧、主控，測(cè)量算法4 部分組成。TD-SCDMA 與WCD2MA、CDMA2000 、GSM 綜合測(cè)試儀的主要區(qū)別是物理層，其他部分可以借鑒已有測(cè)試系統(tǒng)。文獻(xiàn)[3 ]給出了WCDMA/ GSM 手機(jī)測(cè)試系統(tǒng)主控的軟件設(shè)計(jì)。

TD-SCDMA 系統(tǒng)與WCDMA 系統(tǒng)高層協(xié)議?；鞠嗤?。測(cè)量算法也可以借鑒W DM 綜合測(cè)試儀的相應(yīng)算法。所以實(shí)現(xiàn)物理層是實(shí)現(xiàn)TD-SCDMA 綜合測(cè)試儀的關(guān)鍵，需要重新研究設(shè)計(jì)。

綜合測(cè)試儀物理層具有系統(tǒng)仿真功能和射頻數(shù)據(jù)采集雙重任務(wù)。一般基站的物理層功能與系統(tǒng)仿真功能類似。雖然目前已經(jīng)有大量文獻(xiàn)討論WCDMA 基站實(shí)現(xiàn)各個(gè)方面的問(wèn)題，如文獻(xiàn)[4]比較了各種硬件平臺(tái)方案，文獻(xiàn)[5] 分析了各個(gè)算法的快速實(shí)現(xiàn)方法。但是，由于綜合測(cè)試儀物理層具有雙重任務(wù)，所以需要研究設(shè)計(jì)新的物理層實(shí)現(xiàn)方案來(lái)滿足要求。

本文在第2 部分簡(jiǎn)要介紹了物理層與綜合測(cè)試儀其他部分的接口，第3、4 部分分別描述了物理層硬件平臺(tái)實(shí)現(xiàn)方案，DSP 和F PGA 程序設(shè)計(jì)方案。第5部分總結(jié)了物理層實(shí)驗(yàn)結(jié)果。

2 物理層接口

綜合測(cè)試儀采用XI 總線架構(gòu)，邏輯功能如圖1示。

圖1 　綜合測(cè)試儀邏輯功能圖

綜合測(cè)試儀物理層通過(guò)LVDS ( 低電壓差分信號(hào)) 接收來(lái)自Ae roFlex3030 的12 倍速IQ 信號(hào)，經(jīng)過(guò)處理，把結(jié)果分2 路通過(guò)PXI 傳給測(cè)量算法以及協(xié)議棧。測(cè)量算法接收到物理層采集的12 倍速數(shù)據(jù)，得出ACL R、OBW、EVM 等測(cè)量數(shù)值。高層協(xié)議棧接收物理層解調(diào)的TD-SCDMA 信號(hào)，進(jìn)一步進(jìn)行L2 、L3 等高層協(xié)議處理。同時(shí)，物理層接收高層協(xié)議棧的數(shù)據(jù)，使用3 GPP 協(xié)議規(guī)定的算法進(jìn)行處理之后，以1 倍速信號(hào)通過(guò)L VDS 傳輸?shù)紸eroFlex3020 ,最后通過(guò)功分器發(fā)射給待測(cè)終端。

3 物理層硬件平臺(tái)

物理層采用通用DSP 加FPGA 架構(gòu)， 如圖2所示。

圖2 物理層硬件架構(gòu)圖

硬件選用高性能的DSP 處理芯片---德州儀器面向通信應(yīng)用的TMSC320C6416 處理器，其參數(shù)如下：主頻1 GHz ,二級(jí)緩存1 MB ,配備維特比協(xié)處理器(VCP) ,Turbo 碼譯碼協(xié)處理器( TCP) .F PGA 選用最新的Xilinx Vertex 芯片。

FP GA 與DSP 通過(guò)EMIFA 口以SBSRAM 方式連接，EMIF 時(shí)鐘采用100 MHz[ 6 ]，以確保高速數(shù)據(jù)交換。本設(shè)計(jì)沒(méi)有采用單獨(dú)的PXI 接口芯片，而采用TMSC320C6416 內(nèi)置的PXI 接口模塊。采用這種XI 硬件連接，同時(shí)使用優(yōu)化后W 編寫的驅(qū)動(dòng)程序，完全可以滿足射頻12倍速信號(hào)采集的要求，而實(shí)現(xiàn)更加簡(jiǎn)單。

4 DSP 和FPGA 程序設(shè)計(jì)

4.1 FPGA 程序設(shè)計(jì)

F PGA 采用ISE 開(kāi)發(fā)環(huán)境，使用VHDL 語(yǔ)言描述FPGA 硬件電路。綜合測(cè)試儀物理層與一般基站物理層不同，要實(shí)現(xiàn)更加復(fù)雜的流程， 所以把盡量多的任務(wù)在DSP 完成。F PGA 內(nèi)部只接收DSP 輸出的單倍速的數(shù)字信號(hào)，根據(jù)3 GPP 協(xié)議，實(shí)現(xiàn)根升余弦濾波，采用內(nèi)插方法，把單倍速的數(shù)字信號(hào)變?yōu)?4 倍速信號(hào)， 通過(guò)L VDS 模塊發(fā)送給AeroFlex 3020。同時(shí)，接收Are2oFlex3030 的24 倍速，數(shù)據(jù)分成2 路，一路4 倍速信號(hào)經(jīng)過(guò)根升余弦用于解調(diào)TD-SCDMA 信號(hào)，另外一路12 倍速信號(hào)用于測(cè)量。

4.2 DSP 程序設(shè)計(jì)

DSP 主要功能是根據(jù)3 GP P 協(xié)議接收高層傳輸?shù)男畔ⅲa(chǎn)生TD-SCDMA 信號(hào)，傳輸給FPGA 以及接收FPGA 4 倍速數(shù)字信號(hào)，之后解調(diào)TD-SCDMA 信號(hào)，把解調(diào)后的信號(hào)傳給高層。同時(shí)傳送12 倍速信號(hào)給射頻測(cè)量。DSP 流程圖如圖3 所示。

圖3 　DSP 流程圖