3D DRAM時代即將到來，泛林集團這樣構(gòu)想3D DRAM的未來架構(gòu)

動態(tài)隨機存取存儲器 (DRAM) 是一種集成電路，目前廣泛應(yīng)用于需要低成本和高容量內(nèi)存的數(shù)字電子設(shè)備，如現(xiàn)代計算機、顯卡、便攜式設(shè)備和游戲機。

技術(shù)進步驅(qū)動了DRAM的微縮，隨著技術(shù)在節(jié)點間迭代，芯片整體面積不斷縮小。DRAM也緊隨NAND的步伐，向三維發(fā)展，以提高單位面積的存儲單元數(shù)量。（NAND指“NOT AND”，意為進行與非邏輯運算的電路單元。）

l  這一趨勢有利于整個行業(yè)的發(fā)展，因為它能推動存儲器技術(shù)的突破，而且每平方微米存儲單元數(shù)量的增加意味著生產(chǎn)成本的降低。

l  DRAM技術(shù)的不斷微縮正推動向使用水平電容器堆疊的三維器件結(jié)構(gòu)的發(fā)展。

行業(yè)由2D DRAM發(fā)展到3D DRAM預計需要多長時間？以目前的技術(shù)能力來看，需要5到8年。與半導體行業(yè)的許多進步一樣，下一階段始于計劃?；蛘哒f，在DRAM領(lǐng)域，下一階段始于架構(gòu)。

泛林集團正在使用SEMulator3D^?計算機仿真軟件構(gòu)想3D DRAM的架構(gòu)，來探索DRAM的未來。SEMulator3D^?計算機仿真軟件通常通過模擬實際晶圓制造的過程來虛擬加工半導體器件。以下是我們對3D DRAM架構(gòu)的設(shè)想，涉及六個方面： 

l  微縮問題

l  堆疊挑戰(zhàn)

l  面積縮小

l  創(chuàng)新連接

l  通孔陣列

l  工藝要求

微縮問題

DRAM單元電路由一個晶體管和一個電容器組成。晶體管負責傳輸電流，使信息（位）能夠被寫入或讀取，而電容器則用于存儲位。

DRAM結(jié)構(gòu)由被稱為“位線(BL)”的導電材料/結(jié)構(gòu)組成，位線提供注入晶體管的載流子（電流）。晶體管就像一個閘門，可以打開（接通）或關(guān)閉（斷開），以保持或停止電流在器件內(nèi)的流動。這種柵極狀態(tài)由施加在被稱為“字線(WL)”的接觸導電結(jié)構(gòu)上的電壓偏置來定義。如果晶體管導通，電流將流過晶體管到達電容器，并存儲在電容器中。

電容器需要有較高的深寬比，這意味著它的高度遠大于寬度。在一些早期的DRAM中，電容器的有源區(qū)被嵌入到硅襯底中。在最近幾代DRAM中，電容器則是在晶體管頂部進行加工。

一個區(qū)域內(nèi)可存儲的位數(shù)或者說單位存儲單元的平均面積對微縮至關(guān)重要。目前（見上圖D1z），每個存儲單元的面積約為20.4E-4μm²。很快，通過增高電容器減小面積以提高位密度（即進一步減小單位存儲單元面積）的方法將變得不可行，因為用于電容器制造的刻蝕和沉積工藝無法處理極端（高）的深寬比。

上圖顯示，半導體行業(yè)預計能夠在單位存儲單元面積達到約10.4E-4μm²前（也就是大約5年后）維持2D DRAM架構(gòu)。之后，空間不足將成為問題，這很可能提升對垂直架構(gòu)也就是3D DRAM的需求。

堆疊挑戰(zhàn)

為了推進DRAM微縮，很自然地需要將2D DRAM組件側(cè)放并堆疊起來。但這面臨幾個難題：

l  水平方向需要橫向刻蝕，但由于凹槽尺寸差異很大，橫向刻蝕非常困難。

l  在堆?？涛g和填充工藝中需要使用不同的材料，這給制造帶來了困難。

l  連接不同3D組件時存在集成難題。

l

最后，為了讓這一方案更具競爭力，需要縮短電容器(Cap)的長度（電容器的長度不能和高度一樣）并進行堆疊，以提升單位面積的存儲單元數(shù)量。

2D DRAM架構(gòu)垂直定向視圖（左圖）。將其翻轉(zhuǎn)并將結(jié)構(gòu)堆疊在一起（右圖）的做法不可行的主要原因是需要刻蝕橫向空腔，并將其以不同的橫向深度填充到硅有源區(qū)中。 

想象一下，上圖表示的結(jié)構(gòu)不變，將其順時針旋轉(zhuǎn)90度，結(jié)構(gòu)將處于自上而下的視圖中。在這個方向上，可以堆疊納米薄片。但同樣，這種情況下，原始設(shè)計顯示的區(qū)域非常密集，因此位線和電容器需要自上而下地進行工藝處理，并且距離很近。要實現(xiàn)這種方向的堆疊 (3D)，需要重新設(shè)計架構(gòu)。

重新構(gòu)想的架構(gòu)

我們的團隊使用泛林集團SEMulator3D進行了幾處更改，在減小硅區(qū)域的同時為電容器的工藝處理提供更多空間，從而縮小納米薄片的面積。 

首先，我們將位線移到了納米薄片的另一側(cè)，使電流通過晶體管柵極穿過整個納米薄片，這能夠從總體上增加電容器工藝處理的空間，并減小硅區(qū)域的面積。

其次，我們引入柵極全包圍晶體管，以進一步縮小硅有源區(qū)。此外，我們還將曾經(jīng)又窄又高的電容器變得又短又寬。之所以能夠做到這一點，是因為把位線移到架構(gòu)的中心，從而獲得了更多空間。

最后，我們通過在位線接觸點兩側(cè)放置晶體管/電容器的方式增加每個位線接觸點的晶體管/電容器數(shù)量（沒有理由將每條位線的晶體管數(shù)量限制在兩個以內(nèi)）。之后，就可以堆疊這種重新配置（如上圖自上而下的視圖所示）的納米薄片了。 

堆疊3D DRAM的第一次迭代有28層高（上圖），將比現(xiàn)在的D1z高兩個節(jié)點（單位存儲單元面積約13E-4μm²）。當然，層數(shù)越多，位數(shù)越多，密度也就越大。

創(chuàng)新連接

3D DRAM的新架構(gòu)只是一個開始。除了配置之外，還必須就金屬化和連接性做出改變。

我們在設(shè)計中提出了幾種新的方法來促使電流通過中央的位線堆疊，包括連接各層的水平MIM（金屬－絕緣層－金屬）電容器陣列，以及將柵極包裹在硅晶體管周圍（柵極全包圍）。其原理是，當電流通過時，只有目標位線（層）被激活。在被激活的層中，電流可以連接到正確的晶體管。

28層3D納米薄片的關(guān)鍵組件包括：

l  一疊柵極全包圍納米薄片硅晶體管

l  兩排晶體管之間的位線層

l  24 個垂直字線

l  位線層和晶體管之間、晶體管和電容器之間的互連

l  水平MIM（金屬－絕緣層－金屬）電容器陣列 

 通孔陣列

為了避免3D NAND中使用的臺階式結(jié)構(gòu)的局限性，我們建議引入穿過硅堆棧層且可以在特定層停止（每層一個通孔）的通孔陣列結(jié)構(gòu)，將接觸點置于存儲單元內(nèi)部。溝槽制作完成后，我們引入只存在于側(cè)墻的隔離層。

高溝槽用于引入刻蝕介質(zhì)以去除硅，然后在空溝槽中引入導電金屬。其結(jié)果是，頂部的每個方格（下面最后三張圖片中的淺綠色和紫色方框）只與下面的一層連接。 

位線接觸圖形化

工藝要求

這一虛擬工藝中涉及到的幾個模塊需要獨特且創(chuàng)新的工藝。迄今為止，對于此類路徑的探索，變量都是通過物理測試發(fā)現(xiàn)和完善的。使用Semulator3D，我們可以實現(xiàn)對這些參數(shù)的虛擬優(yōu)化調(diào)整。

我們的實驗使工藝要求方面對規(guī)格的要求非常嚴格?？涛g和沉積專家可能會對我們的模型要求感到震驚：例如，在我們的架構(gòu)中，需要刻蝕和填充關(guān)鍵尺寸為30nm、深度為2μm的溝槽。

3D DRAM是一種前沿設(shè)計，要求采用從未見過或嘗試過的工藝和設(shè)計，這是從概念走向原型的唯一途徑。我們可以進一步推進實驗，以了解不同晶圓之間的工藝差異。

未來趨勢

3D DRAM技術(shù)有望成為推動DRAM微縮的關(guān)鍵因素。單位存儲單元面積和電容器尺寸（長度）之間的適當平衡需要通過各種工藝/設(shè)計優(yōu)化來確定，就如上述的這些方案。

通過虛擬加工新架構(gòu)設(shè)計的原型，測試不同存儲密度下的不同DRAM設(shè)計方案，并為可以幫助制造未經(jīng)測試器件技術(shù)的單位工藝提升規(guī)格要求，SEMulator3D可以在制造中發(fā)揮重要作用。

這項研究是未來技術(shù)評估的起點，有助于確定詳細的工藝和設(shè)備規(guī)格要求、可制造性和良率分析，并因此助力工藝可用性和變異性、技術(shù)性能以及面積和成本方面的分析。

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