imec首度展示晶背供電邏輯IC布線方案 推動(dòng)2D/3D IC升級(jí)

比利時(shí)微電子研究中心（imec）于本周舉行的2022年IEEE國(guó)際超大規(guī)模集成電路技術(shù)研討會(huì)（VLSI Symposium），首度展示從晶背供電的邏輯IC布線方案，利用奈米硅穿孔（nTSV）結(jié)構(gòu)，將晶圓正面的組件連接到埋入式電源軌（buried power rail）上。微縮化的鰭式場(chǎng)效晶體管（FinFET）透過(guò)這些埋入式電源軌（BPR）實(shí)現(xiàn)互連，性能不受晶背制程影響。
 

FinFET微縮組件透過(guò)奈米硅穿孔（nTSV）與埋入式電源軌（BPR）連接至晶圓背面，與晶圓正面連接則利用埋入式電源軌、通孔對(duì)電源軌（via to BPR；VBPR）以及電源超出主動(dòng)區(qū)（metal over active；MOA）的結(jié)構(gòu)設(shè)計(jì)。

這套先進(jìn)的布線方案能分離電源線與訊號(hào)線的配置，推動(dòng)2nm以下邏輯芯片持續(xù)微縮，還能增強(qiáng)供電效能，進(jìn)而提升系統(tǒng)性能。此外，imec也在晶圓背面導(dǎo)入了采用2.5D金屬—絕緣體—金屬（MIM）結(jié)構(gòu)的電容，展現(xiàn)更佳的芯片效能。
晶背供電設(shè)計(jì)能分離邏輯IC的電源供應(yīng)網(wǎng)絡(luò)與訊號(hào)線，進(jìn)而減緩后段制程布線壅塞的問(wèn)題，還能帶來(lái)優(yōu)化供電效能的好處。2019年imec首次提出這項(xiàng)技術(shù)，不同的制程方案也隨之出現(xiàn)。例如，在2021年VLSI技術(shù)研討會(huì)，imec首度展示晶背導(dǎo)線互連的實(shí)例，將奈米硅穿孔連接到位于晶圓正面的M1金屬層襯墊。
今年VLSI技術(shù)研討會(huì)，imec在其發(fā)表的論文中展示一套進(jìn)階整合方案，透過(guò)埋入式電源軌，將FinFET微縮組件一齊連接到晶圓正面與背面，創(chuàng)下全球首例。imec的CMOS組件技術(shù)研究計(jì)劃主持人Naoto Horiguchi表示：「我們相信，從微縮組件與提升性能的角度來(lái)看，采用晶背供電設(shè)計(jì)并導(dǎo)入埋入式電源軌是最有可能實(shí)現(xiàn)晶背供電網(wǎng)絡(luò)的解決方案，這些電源軌在前段制程中埋入芯片，以局部布線的結(jié)構(gòu)設(shè)計(jì)推動(dòng)芯片微縮。」
他接著說(shuō)明：「我們?cè)陂_(kāi)發(fā)測(cè)試芯片時(shí)，從晶圓正面定義埋入式電源軌的圖形，隨后將奈米硅穿孔連接到這些電源軌上，結(jié)果顯示FinFET組件性能不受晶背制程影響，這就包含接合目標(biāo)晶圓與承載晶圓、薄化晶背以及制造深度長(zhǎng)達(dá)320nm的奈米硅穿孔。奈米硅穿孔以垂直向與埋入式電源軌緊密接合，各穿孔的間距僅200nm，不占用標(biāo)準(zhǔn)單元尺寸，能確保組件繼續(xù)微縮至2nm以下?！?br/>晶背供電設(shè)計(jì)可望從系統(tǒng)層面提升整體供電效能，尤其目前組件所需的功率密度持續(xù)攀升，供應(yīng)電壓或IR壓降的問(wèn)題也越來(lái)越嚴(yán)峻。imec的3D系統(tǒng)整合計(jì)劃VP Eric Beyne表示：「我們?cè)?022 VLSI技術(shù)研討會(huì)上發(fā)表的一篇論文，在晶背制程中導(dǎo)入一顆2.5D柱狀MIM結(jié)構(gòu)的去耦電容。透過(guò)這顆2.5D電容，電容密度因此提升了4~5倍，IR壓降現(xiàn)象與無(wú)電容（32.1%）及2D電容（23.5%）相比都來(lái)得低。這些分析結(jié)果來(lái)自一套經(jīng)過(guò)實(shí)驗(yàn)數(shù)據(jù)校正的IR壓降模擬架構(gòu)?！?br/>Eric Beyne總結(jié)：「我們的研究成果顯示晶圓背面具備高彈性的設(shè)計(jì)空間，還能訴諸全新的設(shè)計(jì)選擇，解決傳統(tǒng)2D芯片微縮的痛點(diǎn)。此外，我們也展示了一些3D系統(tǒng)級(jí)微縮技術(shù)的效能，在剝離承載晶圓時(shí)，以功能性晶圓取而代之，例如用于3D SOC邏輯組件堆棧的邏輯晶圓，而底層的晶粒可從晶背取得電源供應(yīng)?！?br/>