電源噪聲和時鐘抖動對高速DAC相位噪聲的影響

在所有器件特性中，噪聲可能是一個特別具有挑戰(zhàn)性、難以掌握的設計課題。這些挑戰(zhàn)常常導致一些道聽途說的設計規(guī)則，并且開發(fā)中要反復試錯。本文將解決相位噪聲問題，目標是通過量化分析來闡明如何圍繞高速數(shù)模轉換器中的相位噪聲貢獻進行設計。本文旨在獲得一種"一次成功"的設計方法，即設計不多不少，剛好滿足相位噪聲要求。

從一塊白板開始，首先將DAC視作一個模塊。噪聲可能來自內部，因為任何實際元器件都會產生某種噪聲；也可能來自外部噪聲源。外部噪聲源可通過DAC的任何外部的任何外部任意連接，包括電源、時鐘和數(shù)字接口等，進入其中。圖1顯示了這些可能性。下面將對每一種可能的噪聲嫌疑對象分別進行研究，以了解其重要性。

圖1.DAC相位噪聲來源

首先討論數(shù)字接口，它恰好是最容易處理的。數(shù)字I/O負責接收要在模擬域中輸出的數(shù)字采樣信號。眾所周知，如眼圖所示，數(shù)字電路和收到的波形多含噪聲。由此看來，相應的問題是：是否所有這種噪聲和活動都能滲入DAC內部的不同區(qū)域且表現(xiàn)為相位噪聲？當然，數(shù)字接口可能在別處引起噪聲，但這里關心的是相位噪聲。

為了證明I/O是否需要關切，我們比較了 AD9162 系列高速DAC器件開啟和關閉數(shù)字接口兩種情況下的相位噪聲。無數(shù)字接口時，器件的NCO模式內部生成波形，DAC事實上變成DDS發(fā)生器。圖2顯示了實驗結果。

圖2.不同插值時的相位噪聲

相位噪聲的峰值會根據接口的具體情況發(fā)生變化?，F(xiàn)在我們感興趣的是，噪聲和所有曲線在彼此之上。因此，對于這個產品線，盡管由于系統(tǒng)要求可能要注意雜散，但接口不是問題。發(fā)現(xiàn)接口無需擔心之后，我們感興趣的下一個方面是時鐘。

時鐘

DAC時鐘是DAC中產生相位噪聲的首要原因。此時鐘決定何時發(fā)送下一樣本，故相位（或時序）中的任何噪聲都會直接影響輸出的相位噪聲，如圖3所示。此過程可以視作各相繼離散值與一個矩形函數(shù)相乘，其時序由時鐘定義。在頻域中，乘法轉換為卷積運算。結果，期望的頻譜被時鐘相位噪聲所破壞，如圖4所示。但是，確切的關系并不是顯而易見的。下面將給出簡明推導。

圖3.時鐘與相位噪聲的相關性

圖4.相位噪聲卷積

獲取時鐘和輸出的時間快照，圖5顯示了一個波形實例。其目的是求出時鐘和輸出的噪聲幅度之比，如圖6中的紅色箭頭所示：可以畫直角三角形，雖然任一邊長都不知道，但兩個三角形有共同的水平邊。

圖5.波形快照

圖6.相位噪聲關系

設斜率為相應波形的導數(shù)，根據幾何可得出以下等式：

針對DAC噪聲重新整理，得出下式：

我們常常對正弦或接近正弦的DAC輸出和時鐘波形感興趣，所以上述結果可進一步簡化。如果這一假設不成立，則仍應使用上式。

重新整理后得到：

注意，噪聲關系等同于相對于相應波形幅度的關系，因此可以將其簡潔地歸納為相對于載波的關系。另外，通過使用對數(shù)單位，我們得到下式： 

根據信號頻率與時鐘頻率之比，相對于載波的噪聲放大或縮小。信號頻率每降低一半，噪聲改進6 dB。研究幾何圖像可知這是合理的，因為下面的三角形會變得更尖銳，垂直邊會縮小。還應注意，如果噪聲以相同幅度提高，則提高時鐘幅度不會改善相位噪聲。

為了證明這一點，可通過調制輸入DAC的時鐘來模擬相位噪聲。圖7顯示5 GHz DAC時鐘上有100 kHz的輕度相位調制。其上還繪出了500 MHz和1 GHz的輸出頻譜。信號音確實遵循了這種關系。從5 GHz時鐘到500 MHz DAC輸出觀測到20 dB降幅，從500 MHz輸出到1 GHz輸出觀測到6 dB增幅。

圖7.帶100 kHz相位調制的時鐘輸出相位噪聲

精密受控的實驗固然好，但我們關心的是實際噪聲。用寬帶頻率合成器 ADF4355 代替發(fā)生器，圖8顯示了新時鐘源的相位噪聲曲線，對應的DAC輸出為時鐘頻率的?和?。噪聲特性得到保留，每次降低6 dB。應注意，PLL未針對最佳相位噪聲而優(yōu)化。目光敏銳的讀者會注意到，在小偏移處有一些預期偏差，但這是不同基準源引起的正?，F(xiàn)象。

圖8.采用寬帶頻率合成器時鐘源時的DAC輸出相位噪聲

另一個需要探討的方面是輸入功率與噪聲的"無關性"。只有噪聲功率與載波的差異才是重要的。這意味著，直接放大時鐘信號是沒有益處的。圖9說明情況確是如此。唯一的變化是噪底略有提高，這要歸因于信號發(fā)生器。這一看法僅在合理范圍內有效；在某一特定點，時鐘的貢獻會變得非常弱，以致于其他因素（如時鐘接收器噪聲）開始占主導地位。

圖9.相位噪聲與輸入功率的關系

最后簡單說明一下新采樣方案2× NRZ。AD9164 DAC系列器件引入了這種新采樣模式，在時鐘的上升沿和下降沿均可轉換采樣數(shù)據。不過，盡管有這些變化，相位噪聲特性卻保持不變。圖10比較了原NRZ模式和這一新模式。圖中曲線表明相位噪聲相同，但可以看到噪底有所上升。這一結論的前提是上升沿和下降沿的噪聲特性相同，對大多數(shù)振蕩器而言這一前提確實成立。

圖10.相位噪聲和2× NRZ

電源

噪聲的下一個可能進入點是電源。芯片上的所有電路都必須通過某種方式供電，這就給噪聲傳播到輸出提供了很多機會。具體機制取決于電路，不過下面著重指出了幾種可能性。DAC輸出端通常由電流源和MOS開關組成，開關引導電流通過正引腳或負引腳（圖11）。顯然，電流源從外部電源獲得功率，任何噪聲都會反映為電流波動。噪聲可以經過開關到達輸出端，但這僅解釋了基帶直接耦合。要貢獻相位噪聲，此噪聲必須上混頻到載波頻率。這一過程是通過開關MOSFET完成的，其充當平衡混頻器。噪聲的另一路徑是通過上拉電感，其從供電軌設置直流偏置，這里存在的任何噪聲都會流到晶體管。這種波動會改變其工作條件，如源漏電壓和電流源負載等，引起電流變化，從而又一次上混頻到RF信號。一般來說，如果開關切換能能夠把噪聲混頻到目標信號， 這些開關電路都是電源噪聲在輸出信號中的相位噪聲的貢獻者。

圖11.DAC電流源

鑒于所有這些電路和混頻現(xiàn)象，要快速模擬所有這些行為是相當困難的。相反，對其他模擬模塊的特性分析可以給我們帶來一些啟發(fā)。穩(wěn)壓器、運算放大器和其他IC會規(guī)定電源抑制比。電源抑制性能衡量負載對電源變化的靈敏度，可用于這里的相位噪聲分析。然而，使用的不是抑制比，而是調制比：電源調制比(PSMR)。傳統(tǒng)PSRR方法對基帶應用中的DAC仍然有用，但與此處無關。下一步是獲得具體數(shù)據。

測量PSMR要求調制待研究的供電軌。典型設置見圖12。電源調制通過一個插在穩(wěn)壓器與負載之間的耦合電路獲得，疊加上一個由信號發(fā)生器產生的正弦信號。耦合電路的輸出通過一個示波器監(jiān)控，以找出實際電源調制。最終得到的DAC輸出饋入一個頻譜分析儀。PSMR等于從示波器發(fā)現(xiàn)的電源交流分量與載波周圍的調制邊帶電壓之比。

圖12.PSMR測量

存在多種不同的耦合機制。ADI公司應用工程師Rob Reeder在應用筆記 MS-2210《高速ADC的電源設計》 中解釋了如何利用LC電路來測量ADC的PSMR。其他選項包括電源運算放大器、變壓器或專用調制電源。這里使用的方法是變壓器。建議使用高匝數(shù)比以降低信號發(fā)生器的源阻抗。圖14顯示了典型測量結果。

采用1:100匝數(shù)比的電流檢測變壓器和函數(shù)發(fā)生器，1.2 V時鐘電源用500 kHz信號調制，所得峰峰值電壓為38 mV。DAC時鐘速度為5 GSPS。所得輸出在一個滿量程1 GHz、–35 dBm載波上引起邊帶。將功率轉換為電壓，然后利用調制電源電壓求比值，所得PSMR為–11 dB。

圖13.時鐘電源調制

圖14.調制邊帶

執(zhí)行單個數(shù)據點，可以在多個頻率上進行掃描。但是，AD9164 DAC總共包含8個電源。一種方案是測量所有電源，但我們可以把重點放在最敏感的電源上：AVDD12、AVDD25、VDDC12和VNEG12。某些電源（如SERDES）與本分析無關，故不包括在內。掃描多個頻率和電源，結果總結于圖15中。

圖15.掃描頻率測得的電源PSMR

時鐘電源是最為敏感的供電軌，然后是負1.2 V和2.5 V模擬電源，1.2 V模擬電源則不是很敏感。加以適當考慮的話，1.2 V模擬電源可由開關穩(wěn)壓器供電，但時鐘電源完全相反：它需要由超低噪聲LDO提供以獲得優(yōu)質性能。

PSMR只能在一定頻率范圍內測量。下限受衰減的磁耦合限制。所選變壓器的截止頻率較低，約為數(shù)十kHz。在上限，去耦電容會降低負載阻抗，導致供電軌越來越難以驅動。只要功能不受影響，為了測試目的可以移除一些電容。

使用PSMR之前，應注意幾點。不同于PSRR，PSMR取決于波形功率或數(shù)字倒退（后者就DAC而言）。信號功率越低，則邊帶越低，比例關系為1:1。但是，回退回退倒退對設計人員無益，因為邊帶相對于載波是恒定的。第二點是與載波頻率的相關性。載波掃描顯示，在較高頻段時性能會以不同速率發(fā)生線性衰減。有意思的是，供電軌越敏感，斜率越陡。例如，時鐘電源的斜率為–6.4 dB/倍頻程，而負模擬電源的斜率為–4.5 dB/倍頻程。采樣速率也會影響PSMR。最后，PSMR僅提供相位噪聲貢獻的上限，因為它并未與同時產生的幅度噪聲區(qū)分開來。

圖16.電源PSMR與信號頻率的關系

考慮到這些不同的噪聲要求，考察不同電源方案有助于理解電源對相噪的影響。LDO是久經考驗的穩(wěn)壓器，尤其適合用來實現(xiàn)優(yōu)質噪聲性能。然而，不是任何LDO都行。圖17中的15002C曲線顯示了AD9162 DAC初始評估板的相位噪聲。DAC輸出設置為3.6 GHz，DAC時鐘速度為4 GHz，來自Wenzel時鐘源。在1 kHz到100 kHz的相位噪聲高原上，占主導地位的疑似時鐘電源噪聲： ADP1740 LDO。利用此LDO的頻譜噪聲密度曲線和DAC PSMR測量結果（圖16），也可以計算其貢獻并繪出曲線，如圖17所示。雖然因為外推而沒有精確對齊，但計算得到的點與實測噪聲是合理對齊的，證實了時鐘電源對噪聲的影響。在電源解決方案的重新設計中，此LDO被更低噪聲的 ADP1761取代。在某些偏移處噪聲降低多達10 dB，接近時鐘的貢獻(15002D)。

圖17.AD9162評估板噪聲

噪聲不僅會因為穩(wěn)壓電源的器不同而大不相同，而且可能受到輸出電容、輸出電壓和負載影響。應當仔細考慮這些因素，尤其是對于敏感的供電軌。另一方面，根據整體系統(tǒng)要求，LDO不一定需要。

通過適當?shù)腖C濾波，開關穩(wěn)壓器可提供電源，從而簡化電源解決方案。同LDO一樣，從穩(wěn)壓器NSD開始，并相應地展開設計。但由于采用LC濾波器，所以應注意串聯(lián)諧振。不僅瞬變會變得難以駕馭，而且諧振頻率附近可能出現(xiàn)電壓增益，提高供電軌噪聲和相位噪聲。諧振可通過對電路降低Q值——給電路增加損耗性元件，加以控制。下圖顯示了來自另一個設計的例子，其采用AD9162 DAC。

在該設計中，時鐘電源也是由ADP1740 LDO提供高，但其后接一個LC濾波器。原理圖顯示了所考慮的濾波器，RL模型表示電感，RC模型表示主濾波電容(C1+R1)。濾波器響應如圖20所示，特征諧振用紅線表示。正如所料，此濾波器的跡象特征出現(xiàn)在相位噪聲響應中，即圖21中的藍色曲線。由于濾波作用，100 kHz附近的噪聲趨穩(wěn)，隨后急劇下降。幸運的是，LC濾波器峰化不夠嚴重，未引起明顯的尖峰，但濾波器仍可改善。這里采用的方案是再增加一個較大電容和一個適當?shù)拇?lián)電阻，用來消耗能量。圖中所示的串聯(lián)電路由22 μ?F電容和100 mΩ電阻組成，它使響應平穩(wěn)很多（藍色曲線）。最終結果是此頻率偏移附近的相位噪聲得到改善，參見圖21中的黃色曲線。

圖18.LC濾波器和去Q網絡

圖19.LC濾波器響應

圖20.相位噪聲響應

最后需要分析的噪聲源是器件本身的相位噪聲。AD9164 DAC系列器件的相位噪聲非常低，難以量化。消除所有預期噪聲源后，殘余噪聲來自DAC，如圖22所示。圖中也顯示了仿真的相位噪聲曲線，其與測量結果相當吻合。在某些區(qū)域，時鐘相位噪聲仍占主導地位。

圖21.AD9162相位噪聲

面對上文討論的所有噪聲源，設計人員可能會茫然不知所措。一種簡單的做法是采取某種"推薦解決方案"；但對任何具體設計要求而言，這都是次優(yōu)做法。與RF信號鏈和精密誤差預算類似，設計過程中可以使用相位噪聲預算。利用時鐘源相位噪聲、各供電軌的PSMR結果、LDO噪聲特性和DAC設置，可以計算并優(yōu)化各噪聲源的噪聲貢獻。圖22顯示了一個預算示例。正確考慮所有噪聲源，便可分析和管理相位噪聲，并確保信號鏈設計一次成功。

圖22.相位噪聲預算示例