英特爾公布了一種提高芯片組封裝生態(tài)系統(tǒng)功耗效率和可靠性的方法

在過去幾十年里，電子芯片在商用設(shè)備中的集成方式顯著發(fā)展，工程師們設(shè)計出了各種集成策略和解決方案。最初，計算機包含一個中央處理器或中央處理單元（CPU），通過傳統(tǒng)的通信路徑，即前端總線（FSB）接口，連接到內(nèi)存單元和其他組件。

然而，技術(shù)進步使得開發(fā)依賴于多個芯片組和更復(fù)雜的電子元件的新集成電路（IC）架構(gòu)成為可能。英特爾公司在這些發(fā)展中發(fā)揮了關(guān)鍵作用，通過引入用于設(shè)計具有多個封裝芯片組系統(tǒng)的新架構(gòu)和規(guī)范。

英特爾公司圣克拉拉的研究人員最近概述了一種新的愿景，旨在進一步提高遵循通用芯片組互連表達（UCIe）的系統(tǒng)性能，這是一種用于標準化現(xiàn)代系統(tǒng)內(nèi)封裝（SiP）中多功能芯片組之間連接的規(guī)范。他們提出的方法在《自然電子學》雜志上發(fā)表的一篇論文中進行了介紹，其中包括降低這些電路中的頻率以提高其功率效率和性能。

英特爾公司高級研究員、數(shù)據(jù)平臺和人工智能集團內(nèi)存和I/O技術(shù)聯(lián)合總經(jīng)理Dr. Debendra Das Sharma告訴Tech Xplore:“我們一直在推動技術(shù)，例如PCI-Express、CXL和UCIe，這些技術(shù)是多代的?！薄霸赨CIe 1.0完成之后，我們一直在考慮如何交付另一個或兩個性能，理想情況下，每位數(shù)的更低功率，以滿足對功耗效率性能的不斷增長的需求。”

硅和封裝技術(shù)的發(fā)展進步開辟了減小電路板內(nèi)部連接芯片之間距離的新可能性，也稱為凸點間距。Dr. Das Sharma和他的合作者的研究的主要目標是探索一些策略，使研究人員能夠在減小封裝芯片組的凸點間距的同時進一步提高系統(tǒng)的性能和功率效率。

“先進封裝的趨勢，包括3D，是減少凸點間距，”Dr. Das Sharma說道?！巴裹c間距是將連接兩個芯片組的兩個凸點的最小距離。因此，隨著凸點間距的減小，我們在兩個芯片組之間獲得更多的導(dǎo)線。主要是由于外部互連而產(chǎn)生的自然趨勢是將頻率推得更高。然而，在這種情況下，由于導(dǎo)線的數(shù)量增加，我們需要將頻率降低以使電路適合，并獲得更低的功耗?！?/p>

作為研究的一部分，Dr. Das Sharma和他的同事們進行了分析，進一步探討了在基于封裝芯片組的系統(tǒng)中降低頻率的效果。他們發(fā)現(xiàn)，與傳統(tǒng)的芯片連接接口相反，與UCIe對齊的技術(shù)在減小凸點互連間距時顯著受益。

具體來說，頻率的降低被發(fā)現(xiàn)可以提高系統(tǒng)的功率效率和整體性能?？偟膩碚f，這篇最近的論文確定了一種新的有價值的方法，可以為隨著其基礎(chǔ)架構(gòu)進一步發(fā)展的互連電路系統(tǒng)的未來進步做出貢獻。

“我們希望廣泛的行業(yè)都能從我們的工作中受益，通過標準化，就像我們過去在影響行業(yè)標準規(guī)范方面所做的那樣，”Dr. Das Sharma補充說。“就個人而言，我現(xiàn)在計劃繼續(xù)努力發(fā)展行業(yè)標準的互連，比如UCIe、CXL、PCIe，就像我在過去二十多年里所做的那樣。在芯片組和UCIe的背景下，旅程剛剛開始，我對我們面臨的機遇感到興奮?！?/p>