信號(hào)完整性 vs 電源完整性，先要保證哪一個(gè)？？

有網(wǎng)友質(zhì)疑大家普遍對(duì)信號(hào)完整性很重視，但對(duì)于電源完整性的重視好像不夠，主要是因?yàn)?，?duì)于低頻應(yīng)用，開關(guān)電源的設(shè)計(jì)更多靠的是經(jīng)驗(yàn)，或者功能級(jí)仿真來輔助即可，電源完整性分析好像幫不上大忙，而對(duì)于50M -100M以內(nèi)的中低頻應(yīng)用，開關(guān)電源中電容的設(shè)計(jì)，經(jīng)驗(yàn)法則在大多數(shù)情況下也是夠用的，甚至一些芯片公司提供的Excel表格型工具也能搞定這個(gè)頻段的問題，

而對(duì)于100M以上的應(yīng)用，基本就是IC的事情了，和板級(jí)沒太大關(guān)系了，所以電源完整性仿真，除非能做到芯片到芯片的解決方案，加上封裝以及芯片的模型，純粹做板級(jí)的仿真意義不大，真是這樣嗎？

其實(shí)電源完整性可做的事情有很多，今天就來了解了解吧。

信號(hào)完整性與電源完整性分析

-硬件筆記本-

信號(hào)完整性(SI)和電源完整性(PI)是兩種不同但領(lǐng)域相關(guān)的分析，涉及數(shù)字電路正確操作。

在信號(hào)完整性中，重點(diǎn)是確保傳輸?shù)?在接收器中看起來就像 1(對(duì)0同樣如此)。在電源完整性中，重點(diǎn)是確保為驅(qū)動(dòng)器和接收器提供足夠的電流以發(fā)送和接收1和0。因此，電源完整性可能會(huì)被認(rèn)為是信號(hào)完整性的一個(gè)組成部分。實(shí)際上，它們都是關(guān)于數(shù)字電路正確模擬操作的分析。

分析的必要性

如果計(jì)算資源是無限的，這些不同類型的分析可能不存在。整個(gè)電路將會(huì)被分析一次，而電路某一部分中的問題將會(huì)被識(shí)別并消除。

但除了受實(shí)際上可仿真哪些事物的現(xiàn)實(shí)束縛之外，具有不同領(lǐng)域分析的優(yōu)點(diǎn)在于，可成組解決特定問題，而無需歸類為“可能出錯(cuò)的任何事物”。在信號(hào)完整性中，例如，重點(diǎn)是從發(fā)射器到接收器的鏈路?？蓛H為發(fā)射器和接收器以及中間的一切事物創(chuàng)建模型。

這使得仿真信號(hào)完整性變得相當(dāng)簡(jiǎn)單。另一方面，要仿真電源完整性可能有點(diǎn)困難，因?yàn)椤斑吔纭庇悬c(diǎn)不太明確，且實(shí)際上對(duì)信號(hào)完整性領(lǐng)域中的項(xiàng)目具有一定的依賴性。

在信號(hào)完整性中，目標(biāo)是消除關(guān)于信號(hào)質(zhì)量、串?dāng)_和定時(shí)的問題。所有這些類型的分析都需要相同類型的模型。它們包括驅(qū)動(dòng)器和接收器、芯片封裝及電路板互連(由走線及過孔、分立器件和/或連接器組成)的模型。

驅(qū)動(dòng)器和接收器模型包括關(guān)于緩沖器阻抗、翻轉(zhuǎn)率和電壓擺幅的信息。通常，IBIS 或 SPICE 模型用作緩沖器模型。這些模型與互連模型結(jié)合使用來運(yùn)行仿真，從而確定接收器中的信號(hào)情況?；ミB將主要包括行為類似于傳輸線的電路板走線。此類傳輸線具有阻抗、延遲和損耗特性。

它們的特性決定了所連接的驅(qū)動(dòng)器和接收器與彼此進(jìn)行交互的方式?；ミB的電磁特性必須使用某種類型的場(chǎng)求解器進(jìn)行求解，該場(chǎng)求解器通過可與信號(hào)完整性仿真器結(jié)合使用的電路元件或 S 參數(shù)模型來描述其特征。

大多數(shù)走線均可建模為一個(gè)均勻的二維橫截面。該橫截面足以計(jì)算走線的阻抗特性。阻抗將會(huì)影響信號(hào)線上接收器中的波形形狀。最基本的信號(hào)完整性分析包括設(shè)置電路板疊層(包括適當(dāng)?shù)慕殡妼雍穸?，以及查找正確的走線寬度，以實(shí)現(xiàn)一定的走線目標(biāo)阻抗。

與過孔相比，對(duì)走線進(jìn)行建模會(huì)相對(duì)比較容易。當(dāng)對(duì)較快的信號(hào)進(jìn)行信號(hào)完整性分析時(shí)，適當(dāng)?shù)倪^孔建模就變得非常重要。通常，千兆位信號(hào)需要通過三維場(chǎng)求解器對(duì)模型特征進(jìn)行適當(dāng)?shù)孛枋?。幸運(yùn)的是，這些信號(hào)往往是不同的，這使它們的影響相對(duì)局部化。

穿過過孔的快速、單端信號(hào)與配電網(wǎng)絡(luò)(PDN)進(jìn)行強(qiáng)有力地交互。從這些過孔返回的電流穿過附近的縫合孔、縫合電容器和/或平面對(duì)(組成PDN且需要建模以進(jìn)行電源完整性分析的相同元器件)。

圖1：在走線橫截面、信號(hào)過孔和 PDN 上的能量傳播在電源完整性分析中，較高頻率的能量分布在整個(gè)傳輸平面上。這立即使此分析比基本信號(hào)完整性更復(fù)雜，因?yàn)槟芰繉⒀豿和y方向移動(dòng)，而不是僅沿傳輸線一個(gè)方向移動(dòng)。在直流中，建模需要計(jì)算走線的串聯(lián)電阻、平面形狀和過孔相對(duì)較為簡(jiǎn)單。

但是對(duì)于高頻率，分析PDN的不同位置上電源與地面之間的阻抗需要復(fù)雜的計(jì)算。阻抗將根據(jù)電路板的位置(電容器的放置位置、安裝方式、類型及電容值)而異。高頻行為(如安裝電感和平面擴(kuò)散電感)需要包括在建模中，以便生成準(zhǔn)確的去耦分析結(jié)果。存在簡(jiǎn)單版本的去耦分析(通常稱為集總分析)，在此分析中，會(huì)將PDN視為一個(gè)節(jié)點(diǎn)來計(jì)算其阻抗。

這通常是可一次性成功的有效而快速的初步分析，可確保有足夠的電容器且它們具有正確的值。然后，運(yùn)行分布式去耦分析可確保在電路板的不同位置滿足PDN的所有阻抗需求。

信號(hào)完整性仿真

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信號(hào)完整性仿真重點(diǎn)分析有關(guān)高速信號(hào)的3個(gè)主要問題：信號(hào)質(zhì)量、串?dāng)_和時(shí)序。對(duì)于信號(hào)質(zhì)量，目標(biāo)是獲取具有明確的邊緣，且沒有過度過沖和下沖的信號(hào)。

通常，可以通過添加某種類型的端接以使驅(qū)動(dòng)器的阻抗與傳輸線的阻抗相匹配來解決這些問題。對(duì)于多點(diǎn)分支總線，并非總能匹配阻抗，因此，需要將端接和拓?fù)涞拈L(zhǎng)度變化相結(jié)合來控制反射，使得它們不會(huì)對(duì)信號(hào)質(zhì)量和時(shí)序產(chǎn)生不利影響。

圖2：使用信號(hào)完整性分析和設(shè)計(jì)空間探索消除信號(hào)質(zhì)量和串?dāng)_問題

可以運(yùn)行這些相同的仿真，以確定信號(hào)經(jīng)過電路板時(shí)的傳輸時(shí)間。電路板時(shí)序是系統(tǒng)時(shí)序的一個(gè)重要組成部分，并受線路長(zhǎng)度、其在經(jīng)過電路板時(shí)的傳播速度以及接收器中波形形狀的影響。由于波形的形狀確定了接收的信號(hào)穿越邏輯閾值的時(shí)間，因此，它對(duì)于時(shí)序來說是非常重要的。這些仿真通常會(huì)驅(qū)動(dòng)走線長(zhǎng)度約束的變化。

通常運(yùn)行的另一個(gè)信號(hào)完整性仿真是串?dāng)_。這涉及多條相互耦合的傳輸線。隨著走線擠進(jìn)密集的電路板設(shè)計(jì)，了解它們正在相互耦合多少能量對(duì)于消除因串?dāng)_產(chǎn)生的錯(cuò)誤是非常重要的。這些仿真將推動(dòng)走線之間的最小間距要求。

電源完整性仿真

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在電源完整性分析中，主要仿真類型有直流壓降分析、去耦分析和噪聲分析。直流壓降分析包括對(duì)PCB上復(fù)雜走線和平面形狀的分析，可用于確定由于銅的電阻將損失多少電壓。

此外，還可以使用直流壓降分析來確定高電流密度區(qū)域。實(shí)際上，可以使用熱仿真器對(duì)它們進(jìn)行協(xié)同仿真，以查看熱效應(yīng)。幸運(yùn)的是，針對(duì)直流壓降問題的解決方案非常簡(jiǎn)單：添加更多的金屬。這些額外金屬可能會(huì)采用更寬和/或更厚的走線和平面形狀、額外平面或額外過孔。

圖3：顯示PI/熱協(xié)同仿真中“熱點(diǎn)”的電流密度和溫度圖上面簡(jiǎn)要討論的去耦分析旨在確定和最大限度減少電路板不同IC位置上電源與地面之間的阻抗。

去耦分析通常會(huì)驅(qū)動(dòng)PDN中所用電容器的值、類型和數(shù)量的變化。因此，它需要包括寄生電感和電阻的電容器模型。它還會(huì)驅(qū)動(dòng)電容器安裝方式的變化和/或電路板疊層的變化，以滿足低阻抗要求。噪聲分析的類型可能會(huì)有所不同。它們可以包括圍繞電路板傳播的、來自IC電源管腳中的噪聲，可通過去耦電容器對(duì)其進(jìn)行控制。

通過噪聲分析，可以調(diào)查噪聲如何從一個(gè)過孔耦合到另一個(gè)過孔，可以對(duì)同步開關(guān)噪聲進(jìn)行分析。在許多情況下，這種噪聲是由信號(hào)切換(從1到0及從0到1)引起的，因此它與信號(hào)完整性密切相關(guān)。但在所有情況下，這些電源完整性分析的最終目標(biāo)是驅(qū)動(dòng)PDN的變化：電源/地面平面對(duì)、走線、電容器和過孔。

表1：信號(hào)完整性和電源完整性之間的差異

PDN不僅充當(dāng)為IC提供電流的手段，還用作信號(hào)的返回電流路徑。信號(hào)完整性與電源完整性之間的大量交叉發(fā)生在過孔中。對(duì)于穿過過孔的單端信號(hào)來說，PDN充當(dāng)該信號(hào)的返回電流路徑

附近的過孔或電容器為返回電流提供路徑，以使其從一個(gè)平面移至下一個(gè)平面。因此，PDN實(shí)際上決定了該單端過孔的阻抗和延遲特性，并且對(duì)于更快的單端信號(hào)(如DDR3和DDR4)的精確建模來說是至關(guān)重要的。使用這一相同的SI/PI組合過孔模型，可以分析從一個(gè)過孔到下一個(gè)過孔的耦合，以及信號(hào)通過過孔到PDN的耦合。

同樣地，PDN對(duì)于最大限度減少可能由多個(gè)信號(hào)切換(通常稱為SSN)同時(shí)引起的噪聲來說是至關(guān)重要的。如果在IC電源管腳中的PDN阻抗太高，當(dāng)所有驅(qū)動(dòng)器同時(shí)切換時(shí)，它們的切換電流將產(chǎn)生電壓，而該電壓可在信號(hào)本身中觀察到。

可通過利用去耦分析設(shè)計(jì)一個(gè)出色的低阻抗PDN來消除此問題。全面仿真此問題以查看對(duì)信號(hào)的影響，要求能夠同時(shí)執(zhí)行信號(hào)完整性分析和電源完整性分析。驅(qū)動(dòng)器的SPICE模型傳統(tǒng)上用于執(zhí)行此類分析，但更新的IBIS模型也具有相應(yīng)的基礎(chǔ)架構(gòu)，以包括在查找信號(hào)完整性時(shí)的PDN影響。

信號(hào)完整性和電源完整性的分析對(duì)于成功的高速數(shù)字設(shè)計(jì)來說是至關(guān)重要的。它們?yōu)樾枰M(jìn)行哪些設(shè)計(jì)更改提供了有價(jià)值的見解。此外，隨著建模方法和計(jì)算能力的改善，如果能夠同時(shí)仿真這兩種類型的完整性，則會(huì)清楚地了解電路的實(shí)際行為、設(shè)計(jì)中真正存在的利潤(rùn)以及它們?nèi)绾螌?shí)現(xiàn)最佳可能性能。

電源完整性設(shè)計(jì)的幾點(diǎn)考慮因素

1、 電源系統(tǒng)噪聲余量分析

絕大多數(shù)芯片都會(huì)給出一個(gè)正常工作的電壓范圍，這個(gè)值通常是±5%。

老式的穩(wěn)壓芯片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應(yīng)超過±2.5%。精度是有條件的，包括負(fù)載情況，工作溫度等限制，因此要有余量。

2. 電源噪聲余量計(jì)算

比如芯片正常工作電壓范圍為3.13V到3.47V之間，穩(wěn)壓芯片標(biāo)稱輸出3.3V。安裝到電路板上后，穩(wěn)壓芯片輸出3.36V。

那么容許電壓變化范圍為3.47-3.36=0.11V=110mV。

穩(wěn)壓芯片輸出精度±1%，即±3.363*1%=±33.6mV。

電源噪聲余量為110-33.6=76.4mV。

3. 電源噪聲是如何產(chǎn)生

第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會(huì)有一定的波紋。

第二，穩(wěn)壓電源無法實(shí)時(shí)響應(yīng)負(fù)載對(duì)于電流需求的快速變化。穩(wěn)壓電源芯片通過感知其輸出電壓的變化，調(diào)整其輸出電流，從而把輸出電壓調(diào)整回額定輸出值。

第三，負(fù)載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的壓降，引腳及焊盤本身也會(huì)有寄生電感存在，瞬態(tài)電流流經(jīng)此路徑必然產(chǎn)生壓降，因此負(fù)載芯片電源引腳處的電壓會(huì)隨著瞬態(tài)電流的變化而波動(dòng)，這就是阻抗產(chǎn)生的電源噪聲。

4. 電容退耦的兩種解釋

采用電容退耦是解決電源噪聲問題的主要方法。這種方法對(duì)提高瞬態(tài)電流的響應(yīng)速度， 降低電源分配系統(tǒng)的阻抗都非常有效。

4.1 從儲(chǔ)能的角度來說明電容退耦原理

在制作電路板時(shí)， 通常會(huì)在負(fù)載芯片周圍放置很多電容， 這些電容就起到電源退耦作用。其原理可用圖 1 說明。

當(dāng)負(fù)載電流不變時(shí)，其電流由穩(wěn)壓電源部分提供，即圖中的I0，方向如圖所示。此時(shí)電容兩端電壓與負(fù)載兩端電壓一致，電流Ic為0，電容兩端存儲(chǔ)相當(dāng)數(shù)量的電荷，其電荷數(shù)量和電容量有關(guān)。

當(dāng)負(fù)載瞬態(tài)電流發(fā)生變化時(shí)，由于負(fù)載芯片內(nèi)部晶體管電平轉(zhuǎn)換速度極快，必須在極短的時(shí)間內(nèi)為負(fù)載芯片提供足夠的電流。但是穩(wěn)壓電源無法很快響應(yīng)負(fù)載電流的變化，因此，電流I0不會(huì)馬上滿足負(fù)載瞬態(tài)電流要求，因此負(fù)載芯片電壓會(huì)降低。但是由于電容電壓與負(fù)載電壓相同，因此電容兩端存在電壓變化。

對(duì)于電容來說電壓變化必然產(chǎn)生電流，此時(shí)電容對(duì)負(fù)載放電，電流Ic不再為0，為負(fù)載芯片提供電流。只要電容量C足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負(fù)載態(tài)電流的要求。

相當(dāng)于電容預(yù)先存儲(chǔ)了一部分電能，在負(fù)載需要的時(shí)候釋放出來，即電容是儲(chǔ)能元件。儲(chǔ)能電容的存在使負(fù)載消耗的能量得到快速補(bǔ)充，因此保證了負(fù)載兩端電壓不至于有太大變化，此時(shí)電容擔(dān)負(fù)的是局部電源的角色。從儲(chǔ)能的角度來理解電源退耦，非常直觀易懂，但是對(duì)電路設(shè)計(jì)幫助不大。從阻抗的角 度理解電容退耦，能讓我們?cè)O(shè)計(jì)電路時(shí)有章可循。實(shí)際上，在決定電源分配系統(tǒng)的去耦電容 的時(shí)候，用的就是阻抗的概念。

4.2 從阻抗的角度來理解退耦原理

將圖 1 中的負(fù)載芯片拿掉，如圖 2 所示。

從 AB 兩點(diǎn)向左看過去，穩(wěn)壓電源以及電容退耦系統(tǒng)一起，可以看成一個(gè)復(fù)合的電源系統(tǒng)。這個(gè)電源系統(tǒng)的特點(diǎn)是：不論 AB 兩點(diǎn)間 負(fù)載瞬態(tài)電流如何變化，都能保證 AB 兩點(diǎn)間的電壓保持基本穩(wěn)定，即 AB 兩點(diǎn)間電壓變 化很小。我們可以用一個(gè)等效電源模型表示上面這個(gè)復(fù)合的電源系統(tǒng)，如圖 3。

對(duì)于這個(gè)電路可寫出如下等式：

我們的最終設(shè)計(jì)目標(biāo)是，不論 AB 兩點(diǎn)間負(fù)載瞬態(tài)電流如何變化，都要保持 AB 兩點(diǎn) 間電壓變化范圍很小，根據(jù)上面公式，這個(gè)要求等效于電源系統(tǒng)的阻抗 Z 要足夠低。

在圖 2 中，我們是通過去耦電容來達(dá)到這一要求的，因此從等效的角度出發(fā)，可以說去耦電容降低 了電源系統(tǒng)的阻抗。另一方面，從電路原理的角度來說，可得到同樣結(jié)論。

電容對(duì)于交流信 號(hào)呈現(xiàn)低阻抗特性，因此加入電容，實(shí)際上也確實(shí)降低了電源系統(tǒng)的交流阻抗（1/jwc）。 從阻抗的角度理解電容退耦，可以給我們?cè)O(shè)計(jì)電源分配系統(tǒng)帶來極大的方便。實(shí)際上， 電源分配系統(tǒng)設(shè)計(jì)的最根本的原則就是使阻抗最小。最有效的設(shè)計(jì)方法就是在這個(gè)原則指 導(dǎo)下產(chǎn)生的。

5. 實(shí)際電容的特性

正確使用電容進(jìn)行電源退耦，必須了解實(shí)際電容的頻率特性。理想電容器在實(shí)際中是不存在的，這就是為什么常聽到“電容不僅僅是電容”的原因。

實(shí)際的電容器總會(huì)存在一些寄生參數(shù)，這些寄生參數(shù)在低頻時(shí)表現(xiàn)不明顯，但是高頻情 況下，其重要性可能會(huì)超過容值本身。圖 4 是實(shí)際電容器的 SPICE 模型，圖中，ESR 代表 等效串聯(lián)電阻，ESL 代表等效串聯(lián)電感或寄生電感，C 為理想電容。

等效串聯(lián)電感（寄生電感）無法消除，只要存在引線，就會(huì)有寄生電感。這從磁場(chǎng)能量變化的角度可以很容易理解，電流發(fā)生變化時(shí)，磁場(chǎng)能量發(fā)生變化，但是不可能發(fā)生能量躍變，表現(xiàn)出電感特性。

寄生電感會(huì)延緩電容電流的變化，電感越大，電容充放電阻抗就越大，反應(yīng)時(shí)間就越長(zhǎng)。自諧振頻率點(diǎn)是區(qū)分電容是容性還是感性的分界點(diǎn)，高于諧振頻率時(shí)，“電容不再是電容”，因此退耦作用將下降。

電容的等效串聯(lián)電感和生產(chǎn)工藝和封裝尺寸有關(guān)，通常小封裝的電容等效串聯(lián)電感更低，寬體封裝的電容比窄體封裝的電容有更低的等效串聯(lián)電感。在電路板上會(huì)放置一些大的電容，通常是坦電容或電解電容。這類電容有很低的ESL，但是ESR很高，因此Q值很低，具有很寬的有效頻率范圍，非常適合板級(jí)電源濾波。

電路的品質(zhì)因數(shù)越高，電感或電容上的電壓比外加電壓越高。Q值越高在一定的頻偏下電流下降得越快，其諧振曲線越尖銳。也就是說電路的選擇性是由電路的品質(zhì)因素Q所決定的，Q值越高選擇性越好。

6. 局部去耦設(shè)計(jì)方法

為保證邏輯電路能正常工作，表征電路邏輯狀態(tài)的電平值必須落在一定范圍內(nèi)。比如對(duì)于3.3V邏輯，高電平大于2V為邏輯1，低電平小于0.8V為邏輯0。把電容緊鄰器件放置，跨接在電源引腳和地引腳之間。正常時(shí)，電容充電，存儲(chǔ)一部分電荷。

這樣電路轉(zhuǎn)換所需的瞬態(tài)電流不必再由VCC提供，電容相當(dāng)于局部小電源。因此電源端和地端的寄生電感被旁路掉了，寄生電感在這一瞬間沒有電流流過，因而也不存在感應(yīng)電壓。通常是兩個(gè)或多個(gè)電容并聯(lián)放置，減小電容本身的串聯(lián)電感，進(jìn)而減小電容充放電回路的阻抗。注意：電容的擺放、安裝距離、安裝方法、電容選擇 。