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模數(shù)轉(zhuǎn)換器時(shí)鐘優(yōu)化:測(cè)試工程觀點(diǎn)

作者: 時(shí)間:2011-12-05 來源:網(wǎng)絡(luò) 收藏

系統(tǒng)可以提升系統(tǒng)的性能,但也頗具挑戰(zhàn)性。為設(shè)計(jì)抖動(dòng)為350飛秒(fs)的編碼電路是相對(duì)容易的,但這是否能夠滿足當(dāng)今的高速需求?例如,測(cè)試AD9446-1001(16 bit 100 MHz ADC)時(shí),在Nyquist區(qū)使用100 MHz的采樣時(shí)鐘頻率,350 fs的抖動(dòng)將使信噪比(SNR)下降約3 dB。如果在第三Nyquist域中使用105 MHz的模擬輸入信號(hào)測(cè)試相同的設(shè)備,SNR下降可達(dá)10 dB。為了將時(shí)鐘抖動(dòng)減少到100 fs或更少,設(shè)計(jì)者需要理解時(shí)鐘抖動(dòng)來自哪里,以及ADC能夠允許多大的抖動(dòng)。如果在電路設(shè)計(jì)完成后才發(fā)現(xiàn)時(shí)鐘電路性能受抖動(dòng)的限制,并且在設(shè)計(jì)階段中本可以很容易地避免該問題發(fā)生,這時(shí)已經(jīng)太晚了。

在這里我們將討論相關(guān)的時(shí)鐘參數(shù)和方法以實(shí)現(xiàn)高速預(yù)期的性能,為此要用到一些技術(shù)訣竅和經(jīng)驗(yàn)。首先從典型的ADC時(shí)鐘方案開始,如圖1中所示,我們將焦點(diǎn)放在信號(hào)鏈路中每一級(jí)的可用于優(yōu)化時(shí)鐘的技術(shù),并且指明一些應(yīng)避免使用的常用技術(shù)。

模數(shù)轉(zhuǎn)換器時(shí)鐘優(yōu)化:測(cè)試工程觀點(diǎn)
圖1. 典型的時(shí)鐘信號(hào)鏈路

什么是抖動(dòng)?
抖動(dòng)是系統(tǒng)時(shí)鐘電路設(shè)計(jì)中最重要的參數(shù),因此了解某些基礎(chǔ)知識(shí)并且理解術(shù)語的含義是十分重要的。許多技術(shù)文獻(xiàn)描述了關(guān)于抖動(dòng)的十分精確的數(shù)學(xué)模型,但是設(shè)計(jì)性能優(yōu)良的并非全部取決于精確的抖動(dòng)描述。設(shè)計(jì)人員必須理解抖動(dòng)如何進(jìn)入系統(tǒng)以及如何使抖動(dòng)的影響最小。

抖動(dòng)是時(shí)鐘邊沿的位置變化,這將產(chǎn)生定時(shí)誤差,直接導(dǎo)致轉(zhuǎn)換幅度精度的誤差(圖2a)。模擬輸入頻率的增加導(dǎo)致輸入信號(hào)的斜率增加,這將使轉(zhuǎn)換誤差放大(圖2b)。應(yīng)當(dāng)注意,轉(zhuǎn)換誤差的度量是相對(duì)的,10 bit器件0.5 LSB(最低有效位)的轉(zhuǎn)換誤差等效于16 bit器件32 LSB的誤差。這意味著隨著ADC分辨率和模擬輸入頻率的增加,抖動(dòng)變得更加引人注意。

模數(shù)轉(zhuǎn)換器時(shí)鐘優(yōu)化:測(cè)試工程觀點(diǎn)
圖2. 轉(zhuǎn)換誤差是時(shí)鐘抖動(dòng)和模擬輸入頻率的函數(shù)

直觀上看,它們之間的關(guān)系是非常明顯的,因此工程師可以通過分析ADC性能和編碼時(shí)鐘抖動(dòng)之間的關(guān)系,最終確定可接受的抖動(dòng)量。式1定義了理想ADC(具有無窮大分辨率)SNR(dB)與頻率的關(guān)系,而式2定義了N(10、12、14或16)bit理想ADC的SNR(dB)。

(1)(1) 參看圖3的斜線

(2)(2) 參看圖3的水平線

圖3是由這兩個(gè)公式畫出的曲線圖。用戶可以在曲線交點(diǎn)處確定給定模擬輸入信號(hào)頻率時(shí)可容忍的總時(shí)鐘抖動(dòng)量。在低頻下,精度受到轉(zhuǎn)換器分辨率的限制。然而,隨著輸入信號(hào)頻率的增加,在大于某個(gè)頻點(diǎn)之后,ADC的性能將受控于系統(tǒng)的總時(shí)鐘抖動(dòng)。位于該頻點(diǎn)左側(cè)的輸入信號(hào)頻率,無須考慮小抖動(dòng)的問題。

模數(shù)轉(zhuǎn)換器時(shí)鐘優(yōu)化:測(cè)試工程觀點(diǎn)
圖3. 理想ADC的SNR vs. 模擬輸入信號(hào)頻率和抖動(dòng)

然而,如果信號(hào)頻率在該頻點(diǎn)附近或者在其右側(cè),則必須降低頻率或分辨率,或者必須提高抖動(dòng)指標(biāo)。因此,抖動(dòng)越大,SNR性能受控于時(shí)鐘系統(tǒng)抖動(dòng)的頻點(diǎn)就越低。

例如,如果使用具有350 fs抖動(dòng)的時(shí)鐘測(cè)試14 bit ADC,為了避免性能下降,輸入信號(hào)頻率必須低于35 MHz(14 bit水平線與350 fs斜線的交點(diǎn))。如果抖動(dòng)為100 fs,則輸入信號(hào)頻率可以達(dá)到125 MHz。

實(shí)際上,當(dāng)模擬測(cè)試頻率接近交點(diǎn)時(shí),使用該一階近似的簡(jiǎn)化模型便喪失了有效性。為了全面地理解時(shí)鐘抖動(dòng)對(duì)ADC性能的影響,除了分辨率以外,還要考慮量化噪聲和模擬輸入幅度(式3,基于參考文獻(xiàn)9)。

式3(3)

其中
SNR=信噪比(dB)
fa=滿刻度正弦波的模擬輸入頻率
tj rms=內(nèi)部ADC抖動(dòng)和外部時(shí)鐘抖動(dòng)的組合rms抖動(dòng)
ε=ADC的平均差分非線性(DNL)(LSB)
N=ADC的分辨率(bit)
VNOISE rms=ADC的有效輸入噪聲
如果tj rms=0,ε=0并且VNOISE rms=0,則上面的公式變?yōu)槲覀兯煜さ?BR style="LINE-HEIGHT: 15px; FONT-FAMILY: Arial, Helvetica, sans-serif">SNR=6.02N+1.76dB


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