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模數(shù)轉(zhuǎn)換器時鐘優(yōu)化:測試工程觀點

作者：時間：2011-12-05 來源：網(wǎng)絡(luò)

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SNR，綠色曲線示出了在相同的時鐘下，使用FPGA作為高性能振蕩器和轉(zhuǎn)換器之間的門驅(qū)動器時獲得的性能與基線性能之間的差異。在40 MHz下，F(xiàn)PGA將SNR減少到52 dB（8.7 bit性能），而DCM貢獻了額外8 dB（1.3 bit）的SNR下降。SNR下降29 dB的性能差異是非常令人擔(dān)憂的，在使用式1計算時，意味著FPGA驅(qū)動器門自身即可帶來約10 ps的抖動。

模數(shù)轉(zhuǎn)換器時鐘優(yōu)化:測試工程觀點
圖18. FPGA門驅(qū)動電路影響AD9446-80的性能

選擇最佳的時鐘驅(qū)動器是困難的。表2給出了市售的多個驅(qū)動器門所增加抖動的大致比較結(jié)果。表格下方給出的建議有助于獲得優(yōu)良的ADC性能。

表2. 時鐘驅(qū)動器門及其增加的抖動

邏輯系列	注釋
FPGA	33 ps~50 ps（僅包括驅(qū)動器門，未包括DLL/PLL內(nèi)部的門）¹
74LS00	4.94 ps²
74HCT00	2.2 ps²
74ACT00	0.99 ps²
MC100EL16 PECL	0.7 ps²
AD951x系列	0.22 ps²
NBSG16，ECL擺幅減少（0.4V）	0.2 ps²
ADCLK9xx，ECL時鐘驅(qū)動器系列	0.1 ps²

¹制造商的說明書
²基于ADC SNR的下降換算的值

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