詳細(xì)講解Vivado設(shè)計(jì)套件帶來(lái)的益處

歷經(jīng)四年的開發(fā)和一年的試用版本測(cè)試，賽靈思可編程顛覆之作Vivado 設(shè)計(jì)套件終于震撼登場(chǎng)，并通過(guò)其早期試用計(jì)劃開始向客戶隆重推出。新的工具套件面向未來(lái)十年“All-Programmable”器件而精心打造，致力于加速其設(shè)計(jì)生產(chǎn)力。

賽靈思市場(chǎng)營(yíng)銷與公司戰(zhàn)略高級(jí)副總裁Steve Glaser表示：“在過(guò)去的幾年中，賽靈思把??半導(dǎo)體技術(shù)的創(chuàng)新推向了一個(gè)新的高度，并釋放了可編程器件全面的系統(tǒng)級(jí)能力。隨著賽靈思在獲獎(jiǎng)的Zynq?-7000 EPP（可擴(kuò)展式處理平臺(tái)）器件、革命性的3D Virtex?-7堆疊硅片互聯(lián)（SSI）的技術(shù)器件上的部署，除了我們?cè)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/FPGA">FPGA技術(shù)上的不斷創(chuàng)新之外，，我們正開啟著一個(gè)令人興奮的新時(shí)代——一個(gè)“All-Programmable”器件的時(shí)代?！?/P>

“All-Programmable”器件，將使設(shè)計(jì)團(tuán)隊(duì)不僅能夠?yàn)樗麄兊脑O(shè)計(jì)編程定制邏輯，而且也可以基于ARM?和賽靈思處理子系統(tǒng)、算法和I / O進(jìn)行編程?？傊?，這是一個(gè)全面的系統(tǒng)級(jí)的器件。Steve Glaser說(shuō)“未來(lái)“All-Programmable”器件要比可編程邏輯設(shè)計(jì)更多。他們將是可編程的系統(tǒng)集成，投入的芯片越來(lái)越少，而集成的系統(tǒng)功能卻越來(lái)越多。”

Steve Glaser還表示，在利用“All-Programmable”器件創(chuàng)建系統(tǒng)的時(shí)候，設(shè)計(jì)者所面臨的是一套全新的集成和實(shí)現(xiàn)設(shè)計(jì)生產(chǎn)力的瓶頸問(wèn)題。一方面從集成的角度講，其中包括集成算法C和寄存器傳輸級(jí)（RTL）的IP；混合了DSP、嵌入式、連接和邏輯域；驗(yàn)證模塊和“系統(tǒng)”，以及設(shè)計(jì)和IP的重用等。實(shí)現(xiàn)的瓶頸包括芯片規(guī)劃和分層；多領(lǐng)域和大量的物理優(yōu)化；多元的“設(shè)計(jì)”與“時(shí)序”收斂；和后期的ECO和設(shè)計(jì)變更的連鎖效應(yīng)。

正是為了解決集成和實(shí)現(xiàn)的瓶頸，使用戶能夠充分利用這些“All-Programmable”器件的系統(tǒng)集成能力，賽靈思打造了全新Vivado設(shè)計(jì)套件。

在Vivado 設(shè)計(jì)套件這一以系統(tǒng)為中心的工具套件的開發(fā)過(guò)程中，賽靈思以業(yè)界標(biāo)準(zhǔn)為標(biāo)桿并采用了先進(jìn)的EDA 技術(shù)與方法。為此，無(wú)論是需要高度自動(dòng)化按鍵式流程的客戶，還是需要實(shí)際操作性極強(qiáng)的可修改流程的客戶，他們現(xiàn)在能夠比以往更快更高效地進(jìn)行設(shè)計(jì)（甚至包括賽靈思最大型的FPGA 設(shè)計(jì)），同時(shí)還是在一個(gè)熟悉而直觀的先進(jìn)的EDA 環(huán)境下工作。

賽靈思開發(fā)Vivado 設(shè)計(jì)套件的目的是為客戶提供一種具有完整系統(tǒng)可編程功能的新型工具套件，該套件遠(yuǎn)遠(yuǎn)超越了賽靈思為時(shí)甚久的旗艦型ISE 設(shè)計(jì)套件。為幫助客戶順利過(guò)渡到Vivado 設(shè)計(jì)套件的使用，賽靈思將繼續(xù)堅(jiān)定地為采用7 系列及更早期的賽靈思FPGA 技術(shù)的客戶提供ISE 支持。今后Vivado 設(shè)計(jì)套件將成為賽靈思的旗艦設(shè)計(jì)環(huán)境，支持所有7 系列器件及賽靈思未來(lái)器件。

賽靈思公司設(shè)計(jì)方法市場(chǎng)營(yíng)銷高級(jí)總監(jiān)Tom Feist 預(yù)計(jì)，一旦客戶啟用Vivado 設(shè)計(jì)套件，就會(huì)立即體會(huì)到其相對(duì)于ISE 的優(yōu)勢(shì)。

Feist說(shuō)：“與同類競(jìng)爭(zhēng)工具相比，Vivado 設(shè)計(jì)套件的運(yùn)行時(shí)間可縮短高達(dá)4 倍，能夠顯著提升用戶的設(shè)計(jì)生產(chǎn)力。同時(shí)該設(shè)計(jì)套件純熟地運(yùn)用了多種業(yè)界標(biāo)準(zhǔn)，諸如System Verilog、SDC（Synopsys 設(shè)計(jì)約束）、C/C++/System C、ARM AMBA AXI-4互聯(lián)、互動(dòng)TCL（工具命令語(yǔ)言）腳本。Vivado 設(shè)計(jì)套件的其它突出優(yōu)勢(shì)包括為Vivado 的眾多報(bào)告和設(shè)計(jì)視圖提供全面的交叉探測(cè)功能、預(yù)計(jì)將于2012 年推出的高級(jí)圖形化IP 集成功能、首款得到FPGA 廠商全面支持的商用高層次綜合技術(shù)（C++ 到HDL綜合）。

一個(gè)面向新一代可編程設(shè)計(jì)的設(shè)計(jì)工具

賽靈思早在1997 年就推出了ISE 設(shè)計(jì)套件。ISE套件采用了當(dāng)時(shí)非常具有創(chuàng)新性的基于時(shí)序的布局布線引擎，這是1995 年4 月賽靈思收購(gòu)NeoCAD 獲得的。在其后15 年的時(shí)間里，隨著FPGA 能夠執(zhí)行日趨復(fù)雜的功能，賽靈思為ISE 套件增添了許多新技術(shù)，包括多語(yǔ)言綜合與仿真、IP 集成以及眾多編輯和測(cè)試實(shí)用功能，努力不斷從各個(gè)方面改進(jìn)ISE 設(shè)計(jì)套件。Feist 表示，賽靈思通過(guò)借鑒ISE 設(shè)計(jì)套件的所有經(jīng)驗(yàn)、注意事項(xiàng)和關(guān)鍵技術(shù)，并充分利用最新 EDA 算法、工具和技術(shù)，才打造出了這一顛覆性的全新Vivado 設(shè)計(jì)套件。

Feist 表示：“Vivado 設(shè)計(jì)套件將顯著提升當(dāng)今設(shè)計(jì)的生產(chǎn)力，且能夠輕松實(shí)現(xiàn)升級(jí)擴(kuò)展，應(yīng)對(duì)20nm 芯片及更小工藝技術(shù)所帶來(lái)的容量和設(shè)計(jì)復(fù)雜性挑戰(zhàn)。在過(guò)去15 年時(shí)間里，EDA 技術(shù)取得了長(zhǎng)足的發(fā)展。我們是從頭開始開發(fā)這套工具的，所以我們能夠在套件中采用最先進(jìn)的EDA 技術(shù)和標(biāo)準(zhǔn)，讓其具有很強(qiáng)的前瞻性?！?/P>

確定性的設(shè)計(jì)收斂

任何FPGA 廠商的集成設(shè)計(jì)套件的核心都是物理設(shè)計(jì)流程，包括綜合，布局規(guī)劃、布局、布線、功耗和時(shí)序分析、優(yōu)化和ECO。有了Vivado，賽靈思打造了一個(gè)最先進(jìn)的設(shè)計(jì)實(shí)現(xiàn)流程，可以讓客戶更快地達(dá)到設(shè)計(jì)收斂的目標(biāo)。

可擴(kuò)展的數(shù)據(jù)模型架構(gòu)

為減少迭代次數(shù)和總體設(shè)計(jì)時(shí)間，并提高整體生產(chǎn)力，賽靈思用一個(gè)單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型建立其設(shè)計(jì)實(shí)現(xiàn)流程，這種框架也常見(jiàn)于當(dāng)今最先進(jìn)的ASIC 設(shè)計(jì)環(huán)境。Feist 說(shuō)：“這種共享、可擴(kuò)展的數(shù)據(jù)模型可讓流程中的綜合、仿真、布局規(guī)劃、布局布線等所有步驟在內(nèi)存數(shù)據(jù)模型上運(yùn)行，故在流程中的每一步都可以進(jìn)行調(diào)試和分析，這樣用戶就可在設(shè)計(jì)流程中盡早掌握關(guān)鍵設(shè)計(jì)指標(biāo)的情況，比如時(shí)序、功耗、資源利用和布線擁塞等。而且這些指標(biāo)的估測(cè)將在實(shí)現(xiàn)過(guò)程中隨著設(shè)計(jì)流程的推進(jìn)而更趨于精確?！?/P>

具體來(lái)說(shuō)，這種統(tǒng)一的數(shù)據(jù)模型使賽靈思能夠?qū)⑵湫滦投嗑S分析布局布線引擎與套件的RTL 綜合引擎、新型多語(yǔ)言仿真引擎以及IP 集成器(IP Integrator)、引腳編輯器(Pin Editor)、布局規(guī)劃器(Floor Planner)、芯片編輯器(Chip Editor) 等功能緊密集成在一起。此外，該數(shù)據(jù)模型使賽靈思能夠?yàn)樵摴ぞ咛准鋫淙娴慕徊嫣綔y(cè)功能，以便用戶跟蹤并交叉探測(cè)原理圖、時(shí)序報(bào)告、邏輯單元或其它視圖，直至HDL 代碼中的給定問(wèn)題。

Feist說(shuō)：“用戶現(xiàn)在可以對(duì)設(shè)計(jì)流程中的每一步進(jìn)行分析，而且環(huán)環(huán)相扣。在綜合后的流程中，我們還提供時(shí)序、功耗、噪聲和資源利用分析功能。所以如果很早就發(fā)現(xiàn)時(shí)序或功耗不符合要求，我可以通過(guò)短時(shí)迭代，前瞻性地解決問(wèn)題，而不必等到布局布線完成后多次執(zhí)行長(zhǎng)時(shí)間迭代來(lái)解決?！?/P>

Feist 指出，這種可擴(kuò)展數(shù)據(jù)模型提供的緊密集成功能還增強(qiáng)了按鍵式流程的效果，從而可滿足用戶對(duì)工具實(shí)現(xiàn)最大自動(dòng)化，完成大部分工作的期望。Feist 表示，這種模型還能夠滿足客戶對(duì)更高級(jí)的控制、更深入的分析以及掌控每個(gè)設(shè)計(jì)步驟進(jìn)程的需要。

芯片規(guī)劃層次化，快速綜合

Feist說(shuō)，Vivado為用戶提供了設(shè)計(jì)分區(qū)的功能，可以分別處理綜合、執(zhí)行、驗(yàn)證的設(shè)計(jì)，使其可以在執(zhí)行大型項(xiàng)目時(shí)，可以成立不同的團(tuán)隊(duì)分頭設(shè)計(jì)。同時(shí)，新的設(shè)計(jì)保存功能可以實(shí)現(xiàn)時(shí)序結(jié)果的復(fù)用，并且可以實(shí)現(xiàn)設(shè)計(jì)的部分可重配置。

Vivado還包括一個(gè)全新的綜合引擎，旨在處理數(shù)以百萬(wàn)計(jì)的邏輯單元。新的綜合引擎的關(guān)鍵是對(duì)System Verilog的強(qiáng)大支持?！癡ivado的綜合引擎對(duì)System Veriog語(yǔ)言可綜合子集的支持，比市場(chǎng)上任何其他工具都更好”Feist 說(shuō)。它的綜合速度是賽靈思ISE Design Suite綜合工具XST的三倍，并支持“快速”模式，使得設(shè)計(jì)師迅速把握設(shè)計(jì)的面積和規(guī)模。另外，也讓他們調(diào)試問(wèn)題的速度比之前采用RTL或門級(jí)原理圖快15倍。隨著越來(lái)越多的ASIC設(shè)計(jì)者轉(zhuǎn)向可編程平臺(tái)，賽靈思還在整個(gè)Vivado設(shè)計(jì)流程中提升了了Synopsys 設(shè)計(jì)約束（SDC）。標(biāo)準(zhǔn)的使用開啟了一個(gè)新的自動(dòng)化水平，客戶現(xiàn)在可以訪問(wèn)先進(jìn)的EDA工具產(chǎn)生約束、檢查跨時(shí)鐘域、形式驗(yàn)證，甚至是利用像Synopsys PrimeTime那樣的工具進(jìn)行靜態(tài)時(shí)序的分析。