詳細講解Vivado設計套件帶來的益處

Vivado HLS 把ELS帶入主流

可能Vivado 設計套件采用的眾多新技術中，最具有前瞻性的要數(shù)新的Vivado HLS（高層次綜合）技術，這是賽靈思2010 年收購AutoESL 后獲得的。在收購這項業(yè)界最佳技術之前，賽靈思對商用ESL 解決方案進行了廣泛評估。市場調(diào)研公司BDTI 的研究結(jié)果幫助賽靈思做出了收購決策（見賽靈思中國通訊雜志第36 期“BDTI研究認證以DSP為核心的FPGA設計的高層次綜合流程 ”http://china.xilinx.com/china/xcell/xl36/2-7.pdf）。

Feist 表示：“Vivado HLS 全面覆蓋C、C++、SystemC，能夠進行浮點運算和任意精度浮點運算。這意味著只要用戶愿意，可以在算法開發(fā)環(huán)境而不是典型的硬件開發(fā)環(huán)境中使用該工具。這樣做的優(yōu)點在于在這個層面開發(fā)的算法的驗證速度比在RTL 級有數(shù)量級的提高。這就是說，既可以讓算法提速，又可以探索算法的可行性，并且能夠在架構(gòu)級實現(xiàn)吞吐量、時延和功耗的權衡取舍?！?P>設計人員使用Vivado HLS 工具可以通過各種方式執(zhí)行各種功能。為了演示方便，F(xiàn)eist 講解了用戶如何通過一個通用的流程進行Vivado HLS 開發(fā)IP 并將其集成到自己的設計當中。

在這個流程中，用戶先創(chuàng)建一個設計C、C++ 或SystemC 表達式，以及一個用于描述期望的設計行為的C 測試平臺。隨后用GCC/G++或Visual C++ 仿真器驗證設計的系統(tǒng)行為。一旦行為設計運行良好，對應的測試臺的問題全部解決，就可以通過Vivado HLS Synthesis 運行設計，生成RTL 設計，代碼可以是Verilog，也可以是VHDL。有了RTL 后，隨即可以執(zhí)行設計的Verilog 或VHDL 仿真，或使用工具的C封裝器技術創(chuàng)建SystemC 版本。然后可以進行System C架構(gòu)級仿真，進一步根據(jù)之前創(chuàng)建的C 測試平臺，驗證設計的架構(gòu)行為和功能。

設計固化后，就可以通過Vivado 設計套件的物理實現(xiàn)流程來運行設計，將設計編程到器件上，在硬件中運行和/或使用IP 封裝器將設計轉(zhuǎn)為可重用的IP。隨后使用IP 集成器將IP 集成到設計中，或在系統(tǒng)生成器(System Generator) 中運行IP。

圖三– Vivado HLS 支持設計團隊直接從系統(tǒng)級開始他們的設計.

這只是使用該工具的方法之一。實際上在即將發(fā)行的賽靈思Xcell雜志中，安捷倫的Nathan Jachimiec 和賽靈思的Fernando Marinez Vallina 將介紹如何使用Vivado HLS 技術（在ISE設計套件的流程中稱為AutoESL 技術）為安捷倫開發(fā)UDP 包引擎。

VIVADO 仿真器

除了Vivado HLS，公司還為該套件新開發(fā)了一種同時支持Verilog 和VHDL 的混合語言仿真器。Feist 表示，只需要單擊鼠標，用戶就可以啟動行為仿真，然后從集成波形查看器中查看結(jié)果。通過采用最新性能優(yōu)化的仿真內(nèi)核，可加速行為級仿真速度，執(zhí)行速度比賽靈思ISE 設計套件仿真器快三倍。采用硬件協(xié)仿真，門級仿真速度則可加快100 倍。

2012供貨情況

之前賽靈思ISE 設計套件針對不同類型設計者（邏輯，嵌入式，DSP和系統(tǒng)）所發(fā)行的四個版本，賽靈思將推出Vivado 設計套件的兩個版本。其中，Vivado 基礎設計版本包括新型IP 工具和Vivado的綜合-比特流流程。而Vivado 系統(tǒng)版本則包括設計版本的所有工具、系統(tǒng)生成器和賽靈思的最新Vivado HLS 工具。

Vivado 設計套件2012.1 版本目前已隨早期試用計劃推出。如需了解更多詳情，敬請聯(lián)系您所在地的賽靈思代表。2012.2 版本將于第二季度中期公開發(fā)布，今年晚些時候還將推出WebPACK。目前支持服務尚未到期的ISE 設計套件用戶除了ISE之外，將免費得到全新的Vivado 設計套件。

對使用28nm 器件之前器件的用戶，賽靈思將繼續(xù)提供對ISE 設計套件的支持。如需了解更多Vivado詳情，敬請訪問www.xilinx.com/design-tools。