一種以CPLD為核心處理電路的數(shù)字電壓表設(shè)計(jì)
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1．2 方案二
采用EDA可編程邏輯器件把16位J-K觸發(fā)器組成的計(jì)數(shù)器和控制電路集成到系統(tǒng)內(nèi)部，不僅可以消除外界干擾，減小測(cè)量誤差，且大大節(jié)省空間，提高系統(tǒng)的響應(yīng)速度。CPLD使用方便、快捷，性價(jià)比很高，如圖3所示。
對(duì)比兩種方案的性能，本設(shè)計(jì)選用方案二。
2 系統(tǒng)設(shè)計(jì)
2．1 硬件部分
2．1．1 濾波電路
濾波電路采用壓控二階低通濾波器，如圖4所示。運(yùn)放采用低溫漂高精度運(yùn)放OP07，取R1=R2=R=1．592 kΩ，C1=C2=10μF，則f0=10 Hz。
傳遞函數(shù)為：
當(dāng)Aup3時(shí)，電路才能正常工作，不產(chǎn)生自激振蕩。令：
則電壓放大倍數(shù)：
對(duì)直流信號(hào)的放大倍數(shù)為：
評(píng)論