DS/FH混合擴頻接收機解擴及同步技術(shù)FPGA實現(xiàn)

　　DS/FH混合擴頻通信系統(tǒng)中，需要數(shù)字下變頻器、相關(guān)累加器及碼發(fā)生器等完成下變頻、相關(guān)解擴等運算。通常采用專用芯片來完成這些功能，導(dǎo)致系統(tǒng)體積增大，不便于小型化。現(xiàn)代的EDA(電子設(shè)計自動化)工具已突破了早期僅能進行PCB版圖設(shè)計或電路功能模擬、純軟件范圍的局限，以最終實現(xiàn)可靠的硬件系統(tǒng)為目標，配備了系統(tǒng)自動設(shè)計的全部工具，如各種常用的硬件描述語言平臺VHDL、Verilog HDL、AHDL等;配置了多種能兼容和混合使用的邏輯描述輸入工具，如硬件描述語言文本輸入法(其中包括布爾方程描述方式、原理圖描述方式、狀態(tài)圖描述方式等)以及原理圖輸入法、波形輸入法等;同時還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具。FPGA是在PAL、GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的。與PAL、GAL等相比較，FPGA的規(guī)模大，更適合于時序、組合等邏輯電路應(yīng)用場合，它可以替代幾十甚至上百塊通用IC芯片。FPGA具有可編程性和設(shè)計方案容易改動等特點，芯片內(nèi)部硬件連接關(guān)系的描述可以存放在下載芯片中，因而在可編程門陣列芯片及外圍電路保持不動的情況下，更換下載芯片，就能實現(xiàn)新的功能。FPGA芯片及其開發(fā)系統(tǒng)問世不久，就受到世界范圍內(nèi)電子工程設(shè)計人員的廣泛關(guān)注和普遍歡迎[1～5]。本文主要討論一種基于編碼擴頻的DS/FH混合擴頻接收機解擴及同步過程的實現(xiàn)結(jié)構(gòu)，采用ALTERA公司的APEX20K200RC240-1器件及其開發(fā)平臺Quartus II實現(xiàn)混合擴頻接收機的核心——解擴及同步模塊。

　　1 混合擴頻接收機解擴模塊的FPAG設(shè)計

　　解擴模塊是混合擴頻接收機的核心。該模塊實現(xiàn)對接收信號的解擴處理，主要包括數(shù)字下變頻器、數(shù)控振蕩器(NCO)、碼發(fā)生器、相關(guān)累加器和偽碼移相電路等，通常各模塊采用專用芯片。利用FPGA將這些功能集成在一塊芯片中，大大縮小了接收機的體積，便于實現(xiàn)系統(tǒng)的小型化和集成化。下面分別介紹該模塊各部分的FPGA實現(xiàn)結(jié)構(gòu)。

　　1.1 數(shù)控振蕩器(NCO)

　　數(shù)控振蕩器是解擴模塊中的重要組成部分，主要用于為碼發(fā)生器提供精確的時鐘信號，從而實現(xiàn)對接收信號的捕獲和跟蹤。碼發(fā)生器由相位累加器和查找表構(gòu)成。若使用字長為40位寬的累加器，對于某一頻率控制字A，輸出頻率fout與輸入頻率控制字A的關(guān)系為:

　　其中，fclk為系統(tǒng)時鐘。只要改變控制字A的大小，就可以控制輸出頻率fout。fout變化的最小步長Δf由累加器的數(shù)據(jù)寬度決定。若數(shù)據(jù)寬度取40位，則:

　　利用上述原理，可以通過精確分頻得到所需頻率。原理圖如圖1所示。

　　圖1中頻率控制字A由DSP寫入。考慮到FPGA內(nèi)部存儲資源限制，取40位相位累加值result[39..0]的高八位作為查找表LUT(look-up table)的輸入，查找表由ROM構(gòu)成，存儲各相位所對應(yīng)采樣值。當(dāng)查找表輸入端為某一相位phase時，則輸出對應(yīng)采樣值。若輸出數(shù)據(jù)寬度為6位，輸出信號格式為余弦信號，則LUT輸出為[6]:

　　若取ROM的并行6位out[5..0]作為輸出，則輸出信號為每周期采樣256點的數(shù)字化余弦信號;如果取最高位out[5]作為輸出，則輸出為系統(tǒng)時鐘的分頻信號。