DS/FH混合擴頻接收機解擴及同步技術(shù)FPGA實現(xiàn)

　　1.2 數(shù)字下變頻器

　　數(shù)字下變頻器將A/D采樣得到的中頻信號進行下變頻處理，去除中頻，得到基帶信號。利用本地NCO產(chǎn)生與輸入中頻信號頻率相同的正弦和余弦信號，并與輸入信號進行復乘法運算，然后對運算結(jié)果做低通濾波，即可完成對中頻信號的下變頻操作。正交采樣模式下，兩路A/D轉(zhuǎn)換器提供正交輸入IIN及QIN，數(shù)字下變頻器的復乘法器輸出IOUT、QOUT為:

　　本振信號、復乘法器、低通濾波器均采用數(shù)字化設計。數(shù)字下變頻器采用ALTERA公司的APEX20K200RC240-1

　　器件。該器件典型門數(shù)為20萬，有豐富的邏輯單元和RAM單元，開發(fā)平臺Quartus II 自帶的宏模塊，如lpm_mult(乘法器宏模塊)、lpm_rom(ROM宏模塊)、lpm_add_sub(加法器宏模塊)等，給設計帶來了極大的方便。數(shù)字下變頻器原理圖如圖2所示。

　　圖2中的數(shù)字表示相應模塊的數(shù)據(jù)寬度。濾波模塊是1個二階的低通濾波器，濾除混頻后的高頻分量。在一些專用的數(shù)字下變頻器件如STEL-2130中，濾波器的階數(shù)是可編程的，可以根據(jù)需要設置不同的階數(shù)，從而得到不同的濾波效果?？紤]到FPGA的資源問題，設置濾波器的階數(shù)為固定的二階。濾波器輸入x[n]與輸出y[n]關(guān)系為:

　　該低通濾波器將相鄰的兩個輸入數(shù)據(jù)相加后作為輸出，即每兩個輸入數(shù)據(jù)對應一個輸出數(shù)據(jù)，輸入數(shù)據(jù)時鐘節(jié)拍為輸出數(shù)據(jù)時鐘節(jié)拍的2倍。

　　經(jīng)過低通濾波后的數(shù)據(jù)經(jīng)過滑動窗處理，滑動窗對輸入數(shù)據(jù)進行選擇輸出，用來動態(tài)調(diào)整相關(guān)峰的大小。在捕獲過程中觀察相關(guān)峰值時，通過調(diào)整滑動窗口，可以獲得不同幅度的相關(guān)峰值。選擇控制端由DSP寫控制字來決定，結(jié)構(gòu)如圖3所示。滑動窗控制邏輯關(guān)系為:

　　符號擴展是為了與后面的相關(guān)累加器數(shù)據(jù)寬度保持一致，符號位擴展時需與輸入數(shù)據(jù)最高位的符號保持一致。