Virtex-5 LXl10的ASlC原型開發(fā)平臺設(shè)計

　　通過前期的大量仿真分析可以很好地保證設(shè)計的成功率。

　　(2)后仿真

　　在PCB Layout完成之后還需要對整個布好的PCB板進行仿真，后仿真更強調(diào)對串擾和EMI的分析，如圖7所示。只要任何一個網(wǎng)絡(luò)不滿足設(shè)計需求，就需要對該網(wǎng)絡(luò)進行修改，設(shè)計新的走線路徑，直至滿足設(shè)計需求。

　　1．6 電源分布系統(tǒng)(PDS)設(shè)計

　　PDS分析的目的，是要評估數(shù)字器件所需的瞬態(tài)電流，以提供一條良好的供電路徑。電流路徑中的寄生電感是導致供電網(wǎng)絡(luò)設(shè)計失敗的根源(例如地彈噪聲)。一種可能的情況是，IC信號應(yīng)當發(fā)生翻轉(zhuǎn)時卻沒有翻轉(zhuǎn)；另一種更常見的情況是引起系統(tǒng)抖動(Jitter)變大，從而導致時序錯誤。在兩種情況中，都將造成系統(tǒng)工作不正?；蛘叱鲈O(shè)計規(guī)范定義的范圍。

　　首先檢驗FPGA的靜態(tài)和瞬態(tài)電流需求，瞬態(tài)電流由設(shè)計的時鐘域、DCM利用率、開關(guān)邏輯數(shù)目以及同時翻轉(zhuǎn)輸出(SimuItaneous Switch Output，SSO)等因素決定，靜態(tài)和瞬態(tài)電流的大小可以利用XPE或XPower來取得。設(shè)計滿足需求的電源去耦網(wǎng)絡(luò)，并通過仿真確定所需電容值及其數(shù)量，同樣，電容在板上的擺放位置對PDS的影響也很重要。圖8表明了調(diào)整前后電源層阻抗的仿真結(jié)果。通過對電源去耦網(wǎng)絡(luò)的悉心設(shè)計，可以有效降低FPGA工作頻率范圍內(nèi)的電源阻抗。阻抗越低，意味著系統(tǒng)對瞬態(tài)電流的需求越能及時做出反應(yīng)，因此也越能減小電源的供電噪聲。

　　圖8是對電源VCCO對地的頻率一阻抗曲線的仿真圖。通過對電源去耦網(wǎng)絡(luò)的設(shè)計，可以保證在400 MHz的范圍內(nèi)，電源阻抗值是小于目標阻抗的。

　　1．7 可測試性設(shè)計

　　隨著布線密度的增加，很難對PCB的每個信號都進行物理連接檢測，特別是對于BGA封裝的芯片。另外，對高速信號添加測試點還會導致信號路徑阻抗不連續(xù)，引起反射，從而使信號完整性降低。為解決這一矛盾，在設(shè)計中首先對FPGA和與其相連的外圍電路的每個信號連接生成了一個測試設(shè)計，利用FPGA的邏輯資源對FPGA獲取到的輸入信號與期望的信號值進行比較，對所得的結(jié)果通過JTAG端口或者其他外圍顯示電路(如LED)顯示輸出。

　　2 結(jié) 論

　　本文對驗證平臺硬件設(shè)計中的FPGA相關(guān)分析進行了詳盡描述。目的是通過設(shè)計流程前期的大量分析和仿真，將FPGA在整個設(shè)計系統(tǒng)的工作特性以及系統(tǒng)環(huán)境對FPGA的影響作用進行模擬，得出的結(jié)果轉(zhuǎn)化為設(shè)計約束導人至PCB Layout的環(huán)境中，能有效地提高一次設(shè)計成功的機率。按照此流程設(shè)計的Virtex-5驗證平臺工作正常，達到了預期的設(shè)計目的。