集成電源噪聲抑制的時(shí)鐘源簡化FPGA系統(tǒng)的電源設(shè)計(jì)

　　圖1（a）的小數(shù)分頻拓?fù)鋱D是由一個(gè)晶體振蕩器、模擬鑒相器、模擬補(bǔ)償濾波器、模擬VCo和一個(gè)小數(shù)分頻反饋分頻器組成。輸出頻率等于輸入頻率的N倍。低噪聲緩沖器用于驅(qū)動(dòng)外部負(fù)載電路。許多應(yīng)用程序，例如千兆以太網(wǎng)、光纖通道以及高清晰度串行數(shù)字視頻（HD-SDI）信號(hào)，依靠輸出頻率在100Hz~156.25MHz范圍的低抖動(dòng)時(shí)鐘源。在理想的供電條件下，小數(shù)分頻PLL可在1 0kHz~20MHz頻段內(nèi)提供低于lps RMS的抖動(dòng)性能。相反，在有電源噪聲的環(huán)境中，振蕩器很難滿足其數(shù)據(jù)手冊(cè)中標(biāo)明的相位抖動(dòng)參數(shù)。使用模擬子電路構(gòu)建的節(jié)點(diǎn)非常敏感，極易受到噪聲的影響。當(dāng)噪聲進(jìn)入系統(tǒng)，它通常會(huì)放大并輸出相位抖動(dòng)。

　　6 Silicon Labs DSPLL時(shí)鐘產(chǎn)品解決方案

　　相比之下，Silicon Labs DSPLL使用數(shù)字處理技術(shù)實(shí)現(xiàn)PLL,通過倍乘晶體參考頻率得到更高的輸出頻率，晶體不會(huì)受到干擾。其次，所有頻率控制和增減使用數(shù)字命令進(jìn)行處理。補(bǔ)償濾波器基于數(shù)字信號(hào)處理器，沒有使用電容器或其他被動(dòng)元件。最后，VCo使用數(shù)字控制，而不是模擬電路。為了提供額外的VDD隔離，片上線性穩(wěn)壓器和集成的電源去耦電容用來進(jìn)一步確保噪聲抑制。由于這些優(yōu)勢(shì)，即使在嘈雜的環(huán)境中，每個(gè)Silicon Labs的基于DSPLL技術(shù)的XO/VCXO都有能力產(chǎn)生具有亞皮秒級(jí)抖動(dòng)性能的高頻時(shí)鐘信號(hào)。

　　圖2所示為基于小數(shù)分頻PLL的xo與基于SilicOrlLabs DSPLL的Xo在電源噪聲抑制上的性能對(duì)比。雖然基于小數(shù)分頻PLL的振蕩器被證明可達(dá)到最大0.9ps RMS的抖動(dòng)性能，滿足高數(shù)據(jù)率FPGA SERDES的要求，但是這只適用于理想環(huán)境下。在100mV,,的電源噪聲下，競(jìng)爭(zhēng)對(duì)手的解決方案增加了多達(dá)40ps RMS抖動(dòng)，無法滿足高速串行鏈路要求。而SiliconLabs的基于DSPLL技術(shù)的XO/VCXo產(chǎn)品依舊滿足要求，在所有測(cè)試頻率點(diǎn)上，僅僅影響。增加了0.1ps RMS~0.3ps RMS的抖動(dòng)。

　　7 結(jié)語

　　在實(shí)際應(yīng)用中，當(dāng)前面向FPGA的設(shè)計(jì)需要對(duì)電源開關(guān)噪聲有更大抗干擾能力的時(shí)鐘。SiliconLabs基于DSPLL技術(shù)的時(shí)鐘和振蕩器家族是高性能應(yīng)用FPGA的理想選擇，它們既滿足高速串行鏈路對(duì)低抖動(dòng)性能的要求，又通過集成電源噪聲抑制能力，使實(shí)際條件下的操作最優(yōu)化