使用Verilog實現(xiàn)基于FPGA的SDRAM控制器(圖)

引言
---在基于fpga的圖象采集顯示系統(tǒng)中，常常需要用到大容量、高速度的存儲器。而在各種隨機存儲器件中，sdram的價格低、體積小、速度快、容量大，是比較理想的器件。但sdram的控制邏輯比較復(fù)雜，對時序要求也十分嚴格，使用很不方便，這就要求有一個專門的控制器，使系統(tǒng)用戶能很方便地操作sdram。為此，本文提出了一種基于fpga的sdram控制器的設(shè)計方法，并用verilog給于實現(xiàn)，仿真結(jié)果表明通過該方法設(shè)計實現(xiàn)的控制器可以在fpga芯片內(nèi)組成如圖1所示的sdram接口，從而使得系統(tǒng)用戶對sdram的操作非常方便。

sdram簡介
 ---sdram器件的管腳分為控制信號、地址和數(shù)據(jù)三類。通常一個sdram中包含幾個bank，每個bank的存儲單元是按行和列尋址的。由于這種特殊的存儲結(jié)構(gòu)，sdram有以下幾個工作特性。
● sdram的初始化
---sdram在上電100～200μs后，必須由一個初始化進程來配置sdram的模式寄存器，模式寄存器的值決定著sdram的工作模式。
● 訪問存儲單元
---為減少i/o引腳數(shù)量，sdram復(fù)用地址線，所以在讀寫sdram時，先由active命令激活要讀寫的bank，并鎖存行地址，然后在讀寫指令有效時鎖存列地址。一旦bank被激活后只有執(zhí)行一次預(yù)充命令后才能再次激活同一bank。
● 刷新和預(yù)充
---sdram的存儲單元可以理解為一個電容，總是傾向于放電，因此必須有定時的刷新周期以避免數(shù)據(jù)丟失。刷新周期可由(最小刷新周期