Camera Link接口的異步FIFO設計與實現(xiàn)

FIFO(First In First Out)是一種常用于數(shù)據(jù)緩存的電路器件，可應用于高速數(shù)據(jù)采集、多處理器接口和視頻信號的時序控制等領域。在Camera Link接口中，需要將28 bit的TTL/CMOS信號同時送給Camera Link接口芯片，其中28 bit信號包括24 bit數(shù)據(jù)信號和4 bit控制信號(幀有效FVAL信號和行有效LVAL信號等)。而進入FPGA中的只有數(shù)據(jù)信號，所以，異步FIFO要有在控制圖像數(shù)據(jù)時序的同時，生成FVAL和LVAL同步控制信號的功能。在這種情況下，目前常用的FIFO器件很難滿足系統(tǒng)的要求。文中采用Verilog HDL語言設計了一種異步FIFO，它不僅提供數(shù)據(jù)緩沖，而且能夠匹配Camera Link接口標準。
1 異步FIFO設計
異步FIFO由FIFO主控模塊（包含存儲單元）、讀地址及空標志產生模塊、寫地址及滿標志產生模塊、異步比較模塊4部分組成，結構圖如圖1所示。整個FIFO分為2個獨立的時鐘域，即讀時鐘域和寫時鐘域，F(xiàn)IFO的存儲介質為一塊雙口RAM，可以同時進行讀寫操作。在寫時鐘域部分，由寫地址及滿標志模塊產生寫地址和寫滿標志信號，寫時鐘信號和寫使能信號由系統(tǒng)數(shù)據(jù)生成模塊給出，寫入的數(shù)據(jù)由主控模塊存儲在雙端口RAM中；在讀時鐘域部分，由讀地址及空標志模塊產生讀地址和讀空標志信號，讀時鐘信號由系統(tǒng)時鐘通過分頻器得到，讀使能使用視頻同步信號中的行同步LVAL信號，讀出數(shù)據(jù)由主控制模塊從雙端口RAM中讀出并連同視頻同步信號一起發(fā)送到Camera Link接口。由異步比較模塊對讀、寫地址進行比較，并產生將滿(nfull_n)、將空(nempty_n)信號。

2 設計的難點
對于通用的FIFO，不能直接應用到Camera Link接口中，也不能通過簡單修改現(xiàn)成的FIFO模塊而得到，這是因為異步FIFO的設計存在以下難點：
(1)亞穩(wěn)態(tài)問題：在信號傳輸中，每種觸發(fā)器都有時序要求，并在工作過程中存在數(shù)據(jù)的建立時間和保持時間。對于使用上升沿觸發(fā)的觸發(fā)器來說，建立時間（Setup Time）是在時鐘上升沿到來之前，觸發(fā)器數(shù)據(jù)保持穩(wěn)定的最小時間；而保持時間（Hold Time）是在時鐘上升沿到來之后，觸發(fā)器數(shù)據(jù)還應該保持的最小時間。在時鐘上升沿前后的這個窗口內數(shù)據(jù)應該保持不變，否則會使觸發(fā)器工作在一個不確定的狀態(tài)，即亞穩(wěn)態(tài)。如圖2所示。當觸發(fā)器處于亞穩(wěn)態(tài)，且處于亞穩(wěn)態(tài)的時間超過了一個時鐘周期時，這種不確定的狀態(tài)將會影響到下一級的觸發(fā)器，最終導致連鎖反應，從而使整個系統(tǒng)功能失常。

(2)FIFO空、滿標志產生邏輯：一個好的FIFO設計的基本要求是：寫滿不溢出；讀空又不多讀。傳統(tǒng)的異步FIFO把讀寫地址信號同步后再進行比較以產生空滿標志，由于讀寫地址的每一位都需要兩級同步電路，大量使用寄存器必然要占用很大的面積。這種方法不適合設計大容量的FIFO。當讀、寫指針相等也就是指向同一個內存位置時，F(xiàn)IFO可能處于滿或空兩種狀態(tài)，必須區(qū)分FIFO是處于空狀態(tài)還是滿狀態(tài)。
(3)Camera Link接口的匹配：由于異步FIFO在控制數(shù)據(jù)時序的同時，還要產生視頻同步控制信號，并按照控制信號的時序將數(shù)據(jù)讀出。設計中，只用到Camera Link接口中的幀有效信號FVAL和行有效信號LVAL，當FVAL和LVAL信號為高時，才能將數(shù)據(jù)讀出，為低時，數(shù)據(jù)不能讀出。所以雙重的時序控制很難穩(wěn)定，Camera Link接口的匹配也很難達到要求。
3 問題的解決
(1)高速的格雷碼指針：對于亞穩(wěn)態(tài)問題，采用高速的格雷碼指針來解決。設計中讀、寫地址采用格雷碼，用兩組寄存器作為格雷碼指針。一組二進制計數(shù)器，而另一組用來存放二進制碼到格雷碼轉換(Binary-to-Gray)的值。圖3是高速格雷碼計數(shù)器的示意圖。加法器的附加條件分別是讀(或寫)使能和空(或滿)標志。當讀(或寫)使能有效(高電平)且FIFO存儲器處在非空(或非滿)狀態(tài)時就對二進制序列加一，否則二進制序列加零(保持不變)；然后通過Binary-to-Gray電路將二進制bnext轉換為格雷碼gnext，這個轉換電路是由n個二輸入異或門組成，在下一個時鐘沿gnext被存到格雷碼指針中。

(2)空滿狀態(tài)產生邏輯：對于空、滿標志，設計中采用的解決方法是將地址空間劃分為4個連續(xù)區(qū)間，將取自每個指針最高位和次高位的4位地址狀態(tài)進行譯碼，以判定當2個指針相等時FIFO存儲器是處于滿狀態(tài)還是空狀態(tài)。如圖4和5所示，如果寫指針落后于讀指針一個區(qū)間，說明FIFO存儲器將可能為滿狀態(tài)；如果讀指針落后于寫指針一個信號區(qū)，說明FIFO存儲器將可能為空狀態(tài)。利用一個狀態(tài)鎖存器，當寫指針在讀指針后一個地址空間時將鎖存器置位；當讀指針在寫指針后一個地址空間時將鎖存器清零。在讀指針與寫指針相等時，如果鎖存器值為1，F(xiàn)IFO存儲器是滿狀態(tài)；如果鎖存器值為0，F(xiàn)IFO存儲器是空狀態(tài)。由圖4和5可以寫出狀態(tài)鎖存器的置位和復位的邏輯關系：

(2)空滿狀態(tài)產生邏輯：對于空、滿標志，設計中采用的解決方法是將地址空間劃分為4個連續(xù)區(qū)間，將取自每個指針最高位和次高位的4位地址狀態(tài)進行譯碼，以判定當2個指針相等時FIFO存儲器是處于滿狀態(tài)還是空狀態(tài)。如圖4和5所示，如果寫指針落后于讀指針一個區(qū)間，說明FIFO存儲器將可能為滿狀態(tài)；如果讀指針落后于寫指針一個信號區(qū)，說明FIFO存儲器將可能為空狀態(tài)。利用一個狀態(tài)鎖存器，當寫指針在讀指針后一個地址空間時將鎖存器置位；當讀指針在寫指針后一個地址空間時將鎖存器清零。在讀指針與寫指針相等時，如果鎖存器值為1，F(xiàn)IFO存儲器是滿狀態(tài)；如果鎖存器值為0，F(xiàn)IFO存儲器是空狀態(tài)。由圖4和5可以寫出狀態(tài)鎖存器的置位和復位的邏輯關系：

對于空、滿標志的置位和復位，設計中采用異步比較的方法實現(xiàn)。如圖6所示，aempty_n和afull_n是由異步信號比較產生的。aempty_n有效(低電平)是由讀指針增加引起的，所以它是發(fā)生在讀時鐘的上升沿；aempty_n信號釋放(無效)是由寫指針增加引起的，所以它發(fā)生在寫時鐘的上升沿。類似地，afull_n信號變?yōu)橛行?低電平)是由寫指針增加引起的，所以它發(fā)生在寫時鐘的上升沿；釋放(無效)是由讀指針增加引起的，所以它發(fā)生在讀時鐘的上升沿?？諣顟B(tài)標志是用于阻止下一個讀時鐘周期繼續(xù)讀取數(shù)據(jù)，aempty_n的有效沿(下降沿)與讀時鐘同步，但是它的上升沿卻與寫時鐘同步，所以aempty_n的上升沿要經過同步器才能傳遞到讀時鐘域中。afull_n信號與此類似。

(3)Camera Link接口匹配邏輯：Camera Link接口有基本架構（Base Configuration）、中階架構（Medium Configuration）及完整架構（Full Configuration）3種。設計中采用基本架構，配置A口和B口作為圖像數(shù)據(jù)的輸入，其中A口、B口都為8 bit；控制信號使用幀有效信號FVAL和行有效信號LVAL。當FVAL和LVAL信號都為高電平時，數(shù)據(jù)在圖像時鐘信號的控制下依次發(fā)送。
由于對FIFO的讀要嚴格按照控制信號的時序，依次將寫入到雙端口RAM中的像素數(shù)據(jù)讀出，也就是當幀有效信號FVAL為高電平，行有效信號LVAL由低電平跳變到高電平時，讀出的是該行的第一個像素數(shù)據(jù)；并依次按照行頻和幀頻將像素數(shù)據(jù)發(fā)送到Camera Link接口中。所以要解決以下幾個問題：
首先是讀時鐘信號與寫時鐘信號的匹配問題。設計中采用分頻器將系統(tǒng)時鐘分頻，并與寫時鐘相近，作為讀時鐘，這樣可以避免頻繁產生空、滿信號。
其次，讀操作控制信號的確定。通常的設計中，讀出數(shù)據(jù)和讀地址加一都在讀使能信號的控制下完成。但設計中增加FVAL和LVAL信號后，數(shù)據(jù)的讀出和讀地址的增加都是在LVAL和FVAL信號為高時完成，因此就不能用通常設計中的讀使能信號作為讀操作的控制信號，設計中用LVAL做為讀操作的控制信號，從圖1中也可以看出。這樣，當LVAL為高電平時，就可以實現(xiàn)每次地址加一，讀出一個數(shù)據(jù)。當LVAL為低電平時，地址不增加，數(shù)據(jù)也不被讀出。
最后，F(xiàn)VAL和LVAL信號的產生。設計中通過計數(shù)來實現(xiàn)，那么觸發(fā)計數(shù)的信號如何選取呢？通過上面分析知道，讀地址的增加和數(shù)據(jù)的讀出都是在LVAL信號的控制下完成的，而LVAL信號也要與讀出的數(shù)據(jù)一一對應，也就是說LVAL計數(shù)每次加一就會有一個數(shù)據(jù)讀出，所以采用通常設計中的讀使能信號作為LVAL和FVAL計數(shù)的觸發(fā)信號，便可以實現(xiàn)Camera Link接口的控制信號對圖像數(shù)據(jù)的控制。
4 驗證結果
將程序下載到FPGA中，使用開發(fā)工具Quartus II6.0中自帶的邏輯分析儀SignalTap對FIFO中的信號進行采樣監(jiān)測，采樣結果如圖7、圖8所示。結果表明信號時序準確，數(shù)據(jù)和地址無毛刺現(xiàn)象。從圖7可以看出，當LVAL信號為低時，讀地址不增加并停止讀，滿足時序要求。圖8中rdata為讀出數(shù)據(jù)，值為0～9，lval_count為LVAL信號的計數(shù)寄存器，計數(shù)值為0～369，其中高電平為0～319。從圖中看出：讀出數(shù)據(jù)值和lval_count的尾數(shù)值一一對應，也就是說LVAL與讀出數(shù)據(jù)一一對應。結果表明其可以為Camera Link接口提供穩(wěn)定的數(shù)據(jù)及控制信號。

本文設計了一種異步FIFO，并成功應用在Camera Link接口中。分析和解決了異步FIFO設計中存在的2個關鍵問題：用高速的格雷碼指針作為讀寫地址編碼，有效降低了亞穩(wěn)態(tài)出現(xiàn)的概率；通過劃分地址空間和增加標志位解決了空、滿信號問題。同時還解決了與Camera Link接口的時序匹配問題。設計中增加了電路的面積，但避免了復雜的組合邏輯，提高了系統(tǒng)的工作頻率。
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