FPGA在多進制正交擴頻通信系統(tǒng)中的應(yīng)用

摘 要： 討論了高速無線分組網(wǎng)絡(luò)中多進制正交擴頻通信系統(tǒng)的設(shè)計和實現(xiàn)，其中在系統(tǒng)核心部分的擴頻編碼調(diào)制和解調(diào)等很多功能都由FPGA來完成，并對此進行了詳細的介紹。

關(guān)鍵詞： FPGA 擴頻通信 多進制正交擴頻 QPSK調(diào)制

門陣列邏輯電路在數(shù)字系統(tǒng)設(shè)計中得到廣泛的應(yīng)用，因此從GAL、EPLD直至目前的FPGA（現(xiàn)場可編程門陣列），容量和功能以及可靠性都得到很大的發(fā)展。目前的FPGA結(jié)構(gòu)采用總線方式，布局布線方便靈活，Altera公司的FLEX10K系列FPGA掩埋帶有入出寄存器的RAM塊，更加方便地應(yīng)用于CPU系統(tǒng)。隨著器件的發(fā)展，開發(fā)環(huán)境進一步得到優(yōu)化。Altera公司的Maxplus II為用戶提供了良好的開發(fā)環(huán)境，含有豐富的庫資源，很容易實現(xiàn)各種電路設(shè)計和完成較復(fù)雜的運算，使一部分軟件硬化，這對高速系統(tǒng)來說，是非常有效的。它支持多種輸入方法，并有極強的仿真系統(tǒng)，支持你隨心所欲的設(shè)計。最大的優(yōu)點是支持在線調(diào)試，這對于長期從事電路設(shè)計調(diào)試者來說，極大地提高了效率。

分組無線網(wǎng)作為一種重要的無線分組通信形式，在軍事和民用通信領(lǐng)域一直受到廣泛的重視。信息技術(shù)的迅猛發(fā)展對分組無線網(wǎng)提出更高的要求，即要求更高的信息速率，支持綜合業(yè)務(wù)，具有很強的抗干擾性能等。要滿足這些要求，必須采用新技術(shù)來設(shè)計新一代分組無線終端。我們提出了采用多進制正交擴頻的方法，以實現(xiàn)高速(256kbps和512kbps安全可靠的通信，提出了新的設(shè)計思路并采用一系列新技術(shù)。應(yīng)用Altera公司的FLEX10K系列FPGA實現(xiàn)多進制正交擴頻編碼，快速Hadamard變換法，時序控制邏輯等功能，極大地簡化了系統(tǒng)。本文就系統(tǒng)原理和FPGA的應(yīng)用展開討論。

１ 多進制擴頻編碼的實現(xiàn)

1.1 正交擴頻系統(tǒng)的組成

綜合考慮系統(tǒng)帶寬和通信速率以及實現(xiàn)的復(fù)雜性等因素，我們確定采用16進制的正交擴頻方案，并用Walsh函數(shù)作為擴頻正交碼，信息速率分為兩檔，函數(shù)周期分別為64（低速）和32（高速）。Walsh函數(shù)其自相關(guān)特性較差，同步捕獲困難，我們提出在原多進制正交擴頻的基礎(chǔ)上，增加一個輔助的同步邏輯信道的新方法。并選用m序列作為其擴頻碼，該同步信道信號被調(diào)制到與信息信道正交的載頻上，圖１給出了調(diào)制部分的原理框圖。傳輸數(shù)據(jù)經(jīng)串并變換將信息每4個比特分為一組，完成２到16進制變換。I信道傳輸同步控制及輔助信息（導(dǎo)頻信道），并采用ｍ序列調(diào)制。而Q信道傳輸數(shù)據(jù)信息（信息信道），采用Walsh函數(shù)編碼。I、Q支路分別進行正交調(diào)制，合成QPSK調(diào)制的中頻信號送至電臺。

1.2 正交擴頻編碼規(guī)則

前面已介紹了同步碼和信息碼分別采用m序列和Walsh函數(shù)進行擴頻。如果按照所給的框圖來實現(xiàn)，必須加乘法器，增加了系統(tǒng)的復(fù)雜性。查表編碼以其快速、簡單、方便等優(yōu)點受到人們的青睞，故編碼采用存儲查表法。把所選取周期為64的m序列分別和16種Walsh函數(shù)（32位/64位），依據(jù)I、Q支路次序按位交織后形成數(shù)據(jù)儲存于EPROM，然后根據(jù)同步信息和數(shù)據(jù)信息作為地址進行查表。同步支路每一比特對應(yīng)于一個周期為64的m序列。信息支路在低速情況下，64位Walsh函數(shù)與同步支路碼長相同，而在高速情況下，64位的同步碼要與兩個32位Walsh函數(shù)依次交織。因此，需要一位地址做奇偶控制。根據(jù)上述編碼規(guī)則，規(guī)定速率控制位為高位地址，同步碼為次高位地址。

1.3 正交擴頻編碼的實現(xiàn)

圖2示出多進制擴頻編碼的實現(xiàn)原理。其中，分頻鏈形成低位地址、EPROM的片選線、并／串變換的鎖存信號和移位信號以及其他時鐘源。串／并變換輸出形成信息地址。地址形成單元主要是控制兩種速率下的地址選擇，選取不同的擴頻碼。當(dāng)速度為低速時，A3=Ax ，而Sd0～Sd3對應(yīng)為A4～A7；當(dāng)速度為高速時，A3=Sd0，而A7=Ax，用來做奇偶定位，Sd0～Sd3對應(yīng)為A3～A6。同步碼產(chǎn)生單元輸出同步支路的同步序列，依次為32位0、1碼和48位巴克碼。時鐘控制單元產(chǎn)生巴克碼和擾碼使能信號，并在同步碼發(fā)完時刻給終端送出時鐘信號TXC。從圖中可以看出，采用查表法很方便地實現(xiàn)了正交擴頻編碼，用一些時序組合電路替代了復(fù)雜的乘法器。

由于Walsh函數(shù)自相關(guān)性很差，抗多徑的能力很弱。而擴頻通信的抗多徑能力完全由擴頻序列的自相關(guān)能力決定。因此，多徑傳播的情況下直接使用Walsh函數(shù)序列擴頻必將帶來嚴(yán)重的碼間串?dāng)_。為了減少Walsh函數(shù)序列擴頻的碼間串?dāng)_、增加系統(tǒng)的保密性和抗干擾能力，通常在正交擴頻后再乘上一個長碼序列做擾碼，改善Walsh函數(shù)自相關(guān)特性。我們采用了24位的長擾碼。由CPU通過系統(tǒng)總線將２４位的掩碼和初始碼加載給FPGA，然后與輸入數(shù)據(jù)進行動態(tài)運算。經(jīng)過加擾的Q支路信息和I支路同步信息，合成擴頻編碼后的數(shù)據(jù)比特流進行QPSK調(diào)制。我們用Altera公司的FLEX81188-240-2芯片實現(xiàn)所有的邏輯電路，內(nèi)部邏輯資源占用30%左右，I/O腳占用87%左右，布線資源占用40%左右，余留部分資源便于系統(tǒng)擴展。

２ 正交擴頻碼的解擴解調(diào)

信號的解擴接收框圖見圖3。其中FPGA在I信道接收的同步時鐘控制下對Q信道進行多進制相關(guān)解擴運算，是接收機電路的核心單元。考慮到在高速分組無線網(wǎng)環(huán)境下要進行相干接收非常困難，我們采用了最佳非相干接收原理進行多進制正交碼解擴運算。其中，多路相關(guān)解擴運算部分結(jié)構(gòu)復(fù)雜，資源消耗量大，是FPGA實現(xiàn)的最主要工作。

圖３中的多進制解擴單元是接收機的核心單元，完成了最佳非相干運算的核心部分。運算量大，用軟件方法很難實現(xiàn)。經(jīng)評估我們發(fā)現(xiàn)，采用AD公司最新的DSP器件ADSP21062也只能實現(xiàn)其運算量的1/3左右。我們用一片Altera公司的FLEX10K100實現(xiàn)了并行相關(guān)解擴算法實現(xiàn)的三種方案：串行FHT法、并行FHT法、并行積分法。圖４是并行FHT方案的實現(xiàn)原理圖。經(jīng)統(tǒng)計內(nèi)部邏輯資源約占用70%，I/O腳占用10%左右，布線資源占用60%左右。

系統(tǒng)收發(fā)兩端經(jīng)中頻對接，多進制正交擴頻通信系統(tǒng)對QPSK調(diào)制的多進制擴頻信號能夠進行正確解擴和解調(diào)，證明設(shè)計方案正確可行。

總之，我們項目的要求是設(shè)計和實現(xiàn)應(yīng)用于未來高速分組無線網(wǎng)中的新一代分組無線終端，支持難度比較大，必須采用一系列新的技術(shù)和新的器件才能實現(xiàn)。我們通過應(yīng)用Altera公司最新的FPGA產(chǎn)品，充分利用了其高速、大容量、組合靈活方便等優(yōu)點，并用Altera的Maxplus=II開發(fā)環(huán)境所提供的庫資源，最大限度地利用和發(fā)揮FPGA的優(yōu)勢，不但大大簡化了系統(tǒng)設(shè)計，而且縮短了設(shè)計周期。

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