一種0.1-1.2GHz的全集成超寬帶CMOS射頻收發(fā)開(kāi)關(guān)芯片設(shè)計(jì)

　　設(shè)計(jì)了一種低插入損耗、高隔離度的全集成超寬帶CMOS射頻收發(fā)開(kāi)關(guān)芯片。該電路采用深N阱體懸浮技術(shù)，在1.8V電壓供電下，該射頻開(kāi)關(guān)收發(fā)兩路在0.1-1.2GHz內(nèi)的測(cè)試結(jié)果具有0.7dB的插入損耗、優(yōu)于-20dB的回波損耗以及-37dB以下的隔離度。

　　目前，全球無(wú)線(xiàn)通信系統(tǒng)正處于快速發(fā)展進(jìn)程中，無(wú)線(xiàn)通信“行業(yè)專(zhuān)網(wǎng)”系統(tǒng)也正處于飛速發(fā)展的黃金時(shí)期。我國(guó)無(wú)線(xiàn)通信行業(yè)專(zhuān)網(wǎng)所用頻點(diǎn)和帶寬種類(lèi)繁多，其頻率 主要集中在0.1-1.2GHz。各專(zhuān)網(wǎng)使用不同的頻點(diǎn)、射頻帶寬和信號(hào)帶寬，標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致各行業(yè)專(zhuān)網(wǎng)設(shè)備所用的射頻芯片不同，同時(shí)對(duì)各個(gè)窄帶射頻前 端芯片的需求難以形成規(guī)模效應(yīng)，且成本高、配套困難。目前行業(yè)專(zhuān)網(wǎng)所用的窄帶射頻前端芯片多數(shù)被國(guó)外公司所壟斷，因此我們國(guó)家迫切的需要一套面向 0.1-1.2GHz行業(yè)專(zhuān)網(wǎng)頻段的無(wú)線(xiàn)寬帶射頻收發(fā)芯片，以滿(mǎn)足新一代寬帶無(wú)線(xiàn)移動(dòng)通信網(wǎng)的基本需求。

　　射頻無(wú)線(xiàn)收發(fā)芯片已經(jīng)在手機(jī)、 雷達(dá)、無(wú)線(xiàn)局域網(wǎng)(WLAN)及廣播等多個(gè)窄帶或?qū)拵o(wú)線(xiàn)收發(fā)系統(tǒng)中得到了廣泛應(yīng)用。從頻域來(lái)看，超寬帶與傳統(tǒng)的窄帶和寬帶有著明顯的區(qū)別，超寬帶的相對(duì) 帶寬(信號(hào)帶寬與中心頻率之比)通常要在25%以上。此，0.1-1.2GHz頻段無(wú)線(xiàn)寬帶射頻收發(fā)芯片屬于超寬帶電路。目前,在CMOS工藝下，國(guó) 際、國(guó)內(nèi)尚無(wú)成熟商用超寬帶射頻收發(fā)芯片解決方案可以滿(mǎn)足該頻段的設(shè)計(jì)需求。

　　無(wú)線(xiàn)超寬帶射頻收發(fā)芯片由射頻收發(fā)開(kāi)關(guān)(T/R Switch)、低噪聲放大器(LNA)、混頻器(Mixer)、功率放大器(PA)、濾波器等多個(gè)電路模塊組成。射頻收發(fā)開(kāi)關(guān)(T/R switch)作為無(wú)線(xiàn)寬帶收發(fā)芯片的最前端電路，主要作用是控制整個(gè)收發(fā)機(jī)芯片的接收與發(fā)射狀態(tài)的切換(如圖1所示)，它連接著收發(fā)天線(xiàn)、低噪聲放大器和 功率放大器，是收發(fā)芯片中的關(guān)鍵模塊。傳統(tǒng)射頻收發(fā)開(kāi)關(guān)的制造工藝有很多，目前市場(chǎng)常見(jiàn)的產(chǎn)品絕大部分采用的是III-V族工藝或者PIN二極管等分立器 件。這類(lèi)開(kāi)關(guān)的優(yōu)點(diǎn)是功耗較低，并且隔離度較好。然而它們的缺點(diǎn)是成本高、功耗大，并且占用面積也較大。隨著工藝技術(shù)的不斷發(fā)展，CMOS技術(shù)因其具有高 集成度、低成本和低功耗等突出優(yōu)點(diǎn)，使得采用CMOS工藝實(shí)現(xiàn)射頻收發(fā)開(kāi)關(guān)已經(jīng)成為一種必然的趨勢(shì)。

　　圖1 射頻收發(fā)開(kāi)關(guān)工作原理圖

　　插入損耗、隔離度和線(xiàn)性度，是衡量射頻收發(fā)開(kāi)關(guān)特性的三個(gè)關(guān)鍵指標(biāo)，除此之外，回波損耗也是一項(xiàng)主要指標(biāo)。傳統(tǒng)的對(duì)稱(chēng)式射頻收發(fā)開(kāi)關(guān)普遍采用普通的四個(gè) NMOS管串并聯(lián)結(jié)構(gòu)進(jìn)行設(shè)計(jì)。這種結(jié)構(gòu)的優(yōu)點(diǎn)是隔離度較好，但是一定程度上會(huì)惡化插入損耗和線(xiàn)性度，其典型仿真插入損耗為1dB左右。2008年，在基本的NMOS管串聯(lián)結(jié)構(gòu)基礎(chǔ)上，采用深N阱工藝的NMOS器件，運(yùn)用一種改進(jìn)型的體懸浮(body-floating)技術(shù)，實(shí)現(xiàn)了 一個(gè)寬帶射頻收發(fā)開(kāi)關(guān)。與傳統(tǒng)的串并聯(lián)結(jié)構(gòu)開(kāi)關(guān)電路相比，該結(jié)構(gòu)具有更高的線(xiàn)性度以及更低的插入損耗等優(yōu)點(diǎn)。

　　本文中所設(shè)計(jì)的 射頻收發(fā)開(kāi)關(guān)是在典型的串并聯(lián)結(jié)構(gòu)的電路基礎(chǔ)上，結(jié)合參考文獻(xiàn)中所述的襯底懸浮技術(shù)，實(shí)現(xiàn)了各項(xiàng)指標(biāo)的良好折中。本文中的開(kāi)關(guān)電路不僅具有較高的隔 離度特性，并且在線(xiàn)性度上也會(huì)有較大的改善。測(cè)試結(jié)果顯示，該射頻開(kāi)關(guān)在0.1-1.2GHz頻段內(nèi)實(shí)現(xiàn)了低于-37dB隔離度和0.7dB的插入損耗， 基于RFID 433MHz及GSM-R 900MHz典型應(yīng)用頻段中，具有高于22dBm的1dB壓縮點(diǎn)。

　　1 方案設(shè)計(jì)

　　圖2(a)所示的為體懸浮技術(shù)所采用的深N阱工藝的NMOS器件截面圖。通常，開(kāi)關(guān)線(xiàn)性度 的惡化原因是由于器件在工作狀態(tài)下瞬時(shí)導(dǎo)通的寄生二極管造成的。由于深N阱的存在，器件中會(huì)產(chǎn)生兩個(gè)額外的寄生二極管，分別為P阱/深N阱二極管和深N阱 /P型襯底二極管。因此，當(dāng)P阱被一個(gè)大電阻懸空接地，同時(shí)深N阱接高電位后(如圖2(b)所示)，所有的二極管都不會(huì)正向?qū)?，不?huì)產(chǎn)生閂鎖效應(yīng)，從而 提高了整個(gè)電路的線(xiàn)性度。在本文的電路設(shè)計(jì)中，深N阱采用的是1.8V電壓偏置。

　　圖2 (a)深N阱NMOS晶體管截面圖

　　(b)NMOS管電阻連接說(shuō)明圖

　　圖3 寬帶射頻收發(fā)開(kāi)關(guān)設(shè)計(jì)原理圖

　　圖3所示為該寬帶射頻收發(fā)開(kāi)關(guān)設(shè)計(jì)的電路原理圖，該電路在典型的串并聯(lián)結(jié)構(gòu)基礎(chǔ)上，采用體懸浮技術(shù)的深N阱工藝的NMOS器件。從圖中可以看出，晶體管M2 和M4串聯(lián)，中間為天線(xiàn)端，M1和M3并聯(lián)在接收端RX和發(fā)射端TX。該電路收發(fā)兩路完全對(duì)稱(chēng)，所有器件均采用深 N阱1.8V 薄氧型RFNMOS管。

　　在整個(gè)電路中，晶體管M2和M4起開(kāi)關(guān)作用，用于選擇電路的收發(fā)狀態(tài)。當(dāng)VDD為1.8V，VSS為-1.8V時(shí)，晶體管M2、M3導(dǎo)通，M1、M4截止， 開(kāi)關(guān)處于接收模式，此時(shí)RF信號(hào)從天線(xiàn)流入到RX端。由于源漏電容Cds的存在，部分信號(hào)會(huì)從M4耦合到電路Tx端。此時(shí)M3處于導(dǎo)通狀態(tài)，可以將M4耦 合過(guò)來(lái)的信號(hào)導(dǎo)通到地，由此便提高了開(kāi)關(guān)的隔離度。當(dāng)VDD為-1.8V，VSS為1.8V時(shí)，開(kāi)關(guān)處于發(fā)射模式，與接收模式的原理基本相同。電阻R1、 R5、R7和R12與NMOS管深N阱相連接，用于給深N阱加偏壓;柵極電阻R3、R6、R9和R11用來(lái)提高隔離度;R2、R4、R8和R10接晶體管 體端，用于體端懸浮。并且，為了進(jìn)一步提高隔離度，所有體懸浮電阻的阻值都應(yīng)足夠大。

　　本寬帶射頻收發(fā)開(kāi)關(guān)電路中，晶體管M1、M3尺寸為96μm/0.18μm，M2、M4尺寸為200μm/0.18μm，電阻R1~R12均為9K ohm。該電路采用Cadence SpectreRF 對(duì)開(kāi)關(guān)電路進(jìn)行電路設(shè)計(jì)、仿真優(yōu)化。

　　2 測(cè)試結(jié)果

　　本開(kāi)關(guān)電路設(shè)計(jì)采用GLOBALFOUNDRIES 0.18μm CMOS工藝。開(kāi)關(guān)電路核心面積為0.015mm2，包括芯片測(cè)試焊盤(pán)的整體面積為0.53mm2，圖4為該射頻收發(fā)開(kāi)關(guān)芯片顯微照片。本次芯片片上測(cè)試 環(huán)境基于Cascade Summit 探針平臺(tái)，如圖5所示，采用Rohde & Schwarz的矢量網(wǎng)絡(luò)分析儀ZVA40，使用TOSM(through-open-short-match)方法進(jìn)行儀器校準(zhǔn)。測(cè)試過(guò)程中，深N阱偏 置電壓VCC始終為1.8V, 控制電壓VDD和VSS為1.8V或-1.8V。輸入、輸出采用GSG射頻探針進(jìn)行片上測(cè)試。