無(wú)源高頻RFID芯片的FPGA原型驗(yàn)證平臺(tái)設(shè)計(jì)

射頻識(shí)別即RFID技術(shù)又稱(chēng)電子標(biāo)簽、無(wú)線射頻識(shí)別，是一種通信技術(shù)[1].RFID技術(shù)作為物聯(lián)網(wǎng)發(fā)展的關(guān)鍵技術(shù)，其應(yīng)用必將隨著物聯(lián)網(wǎng)的發(fā)展而擴(kuò)大。常用的RFID分低頻、高頻、超高頻3種，其中高頻RFID典型工作頻率為13.56 MHz，一般以無(wú)源為主。高頻標(biāo)簽比超高頻標(biāo)簽具有價(jià)格便宜、節(jié)省能量、穿透非金屬物體力強(qiáng)、工作頻率不受無(wú)線電頻率管制約束的優(yōu)勢(shì)，最適合應(yīng)用于含水成分較高的物體中，例如水果等。

基于FPGA的原型驗(yàn)證方法憑借其速度快、易修改、真實(shí)性的特點(diǎn)，已經(jīng)成為ASIC芯片設(shè)計(jì)中重要的驗(yàn)證方法[2].本文主要描述高頻RFID芯片的FPGA原型驗(yàn)證平臺(tái)的設(shè)計(jì)，并給出驗(yàn)證結(jié)果。

1 RFID芯片的FPGA原型驗(yàn)證環(huán)境概述

一套完整的RFID系統(tǒng)是由閱讀器（Reader）、電子標(biāo)簽芯片（Tag）也就是所謂的應(yīng)答器（Transponder）及應(yīng)用軟件三部分組成[3].

電子標(biāo)簽芯片的FPGA原型驗(yàn)證環(huán)境也是一套完整的RFID系統(tǒng)，用FPGA原型驗(yàn)證平臺(tái)替代上述的電子標(biāo)簽芯片（Tag），使用上層的應(yīng)用軟件開(kāi)發(fā)驗(yàn)證激勵(lì)。通過(guò)閱讀器與FPGA原型驗(yàn)證平臺(tái)進(jìn)行通信來(lái)實(shí)現(xiàn)對(duì)FPGA中的數(shù)字邏輯進(jìn)行驗(yàn)證的目的。圖1是典型的RFID芯片的FPGA原型驗(yàn)證環(huán)境原理圖。


圖1 RFID芯片和FPGA原型驗(yàn)證環(huán)境原理圖


圖2 驗(yàn)證平臺(tái)硬件系統(tǒng)結(jié)構(gòu)圖

2驗(yàn)證平臺(tái)的硬件設(shè)計(jì)

2.1驗(yàn)證平臺(tái)硬件系統(tǒng)結(jié)構(gòu)

FPGA原型驗(yàn)證平臺(tái)利用自身的硬件資源，模擬實(shí)現(xiàn)RFID芯片的各功能模塊。其中數(shù)字邏輯單元和存儲(chǔ)器是FPGA原型驗(yàn)證的對(duì)象，由FPGA內(nèi)部的資源實(shí)現(xiàn)。圖2為驗(yàn)證平臺(tái)硬件系統(tǒng)結(jié)構(gòu)圖。

下面詳細(xì)介紹FPGA器件選型、模擬射頻前端（AFE）電路設(shè)計(jì)、天線設(shè)計(jì)及調(diào)試，其中重點(diǎn)是FPGA器件選型和模擬射頻前端電路設(shè)計(jì)，難點(diǎn)是天線設(shè)計(jì)及調(diào)試。

2.2 FPGA器件選型

FPGA原型驗(yàn)證平臺(tái)中FPGA器件選型主要考慮FPGA的邏輯資源、存儲(chǔ)資源、I/O資源和時(shí)鐘資源，另外兼顧器件的供貨渠道、速度等級(jí)、溫度等級(jí)等。

FPGA的邏輯資源應(yīng)為待驗(yàn)證ASIC邏輯門(mén)數(shù)的2~3倍或更高；存儲(chǔ)資源、滿(mǎn)足待驗(yàn)證ASIC存儲(chǔ)資源的需求，主要是Blockram資源，I/O資源，用戶(hù)可配置的I/O數(shù)量除了滿(mǎn)足ASIC設(shè)計(jì)的數(shù)字端口信號(hào)需求外，還要預(yù)留一定量的調(diào)試I/O；時(shí)鐘資源，主要指全局時(shí)鐘數(shù)量，ASIC低功耗設(shè)計(jì)會(huì)用到大量的門(mén)控時(shí)鐘，轉(zhuǎn)化門(mén)控時(shí)鐘需用到FPGA的全局時(shí)鐘資源。

根據(jù)以上原則，本次FPGA采用Xilinx Spartan3-1000芯片。該芯片可編程約10萬(wàn)門(mén)的ASIC邏輯；16組blockram，提供432 kbit地址空間；8個(gè)全局時(shí)鐘bufer用于定義時(shí)鐘；4個(gè)DCM模塊，可以精確地實(shí)現(xiàn)內(nèi)部時(shí)鐘分頻、倍頻；用戶(hù)可用的I/O多達(dá)173個(gè)。

本次待驗(yàn)證的RFID芯片的數(shù)字邏輯規(guī)模約為1萬(wàn)門(mén)，存儲(chǔ)器容量為1 kbit，時(shí)鐘網(wǎng)絡(luò)簡(jiǎn)單，端口I/O少。實(shí)驗(yàn)證明，該FPGA的資源完全滿(mǎn)足RFID芯片的原型驗(yàn)證需求。

2.3模擬射頻前端（AFE）電路設(shè)計(jì)

在搭建RFID芯片的驗(yàn)證平臺(tái)時(shí)，模擬射頻前端（AFE）通常采用分立元件實(shí)現(xiàn)。分立器件實(shí)現(xiàn)的AFE電路穩(wěn)定性差，受環(huán)境影響比較大，調(diào)試難度大。例如，包絡(luò)檢波器的輸出幅值隨場(chǎng)強(qiáng)變化較大，導(dǎo)致電壓比較器工作失常，由此轉(zhuǎn)換出的數(shù)字信號(hào)出現(xiàn)錯(cuò)誤。

為改善以上穩(wěn)定性差的問(wèn)題，本次模擬射頻前端采用AFE IC實(shí)現(xiàn)。AFE IC完成信號(hào)能量交流直流轉(zhuǎn)換、限壓、穩(wěn)壓、信號(hào)調(diào)制和解調(diào)、時(shí)鐘產(chǎn)生及上電復(fù)位等功能。該芯片經(jīng)過(guò)了成熟的測(cè)試，穩(wěn)定性好，受磁場(chǎng)環(huán)境的影響小，電路穩(wěn)定性大大增強(qiáng)，調(diào)試風(fēng)險(xiǎn)大大降低。圖3為模擬射頻前端（AFE）與其他功能模塊的連接關(guān)系圖。


圖3 AFE與FPGA的連接關(guān)系圖

2.4天線設(shè)計(jì)及調(diào)試

2.4.1天線設(shè)計(jì)原理

高頻電子標(biāo)簽的天線線圈進(jìn)入閱讀器產(chǎn)生的交變磁場(chǎng)時(shí)，讀寫(xiě)器與標(biāo)簽之間可等效為變壓器耦合方式。讀寫(xiě)器天線相當(dāng)于變壓器的初級(jí)線圈，標(biāo)簽上的天線相當(dāng)于次級(jí)線圈[4].對(duì)于無(wú)源電子標(biāo)簽，電子標(biāo)簽可以簡(jiǎn)化為天線與芯片的直接電連（標(biāo)簽天線可等效為天線等效內(nèi)阻與等效感應(yīng)電壓源的串聯(lián)組合，標(biāo)簽芯片可等效為純阻抗）。圖4為無(wú)源高頻電子標(biāo)簽等效電路圖。



符合ISO/IEC l5693標(biāo)準(zhǔn)的RFID系統(tǒng)，電子標(biāo)簽和閱讀器之間的載波頻率為13.56 MHz.為了保證閱讀器與標(biāo)簽之間的良好通信，標(biāo)簽的諧振頻率要接近13.56 MHz.本文描述的FPGA原型驗(yàn)證平臺(tái)設(shè)計(jì)中，天線設(shè)計(jì)也是基于以上理論模型，設(shè)計(jì)成矩型天線。

ISO/IEC 15693-1協(xié)議中規(guī)定，標(biāo)簽天線尺寸最大不超過(guò)86 mm×54 mm，典型線圈有3~6匝[3].這樣可以根據(jù)實(shí)際的設(shè)計(jì)需求先確定天線尺寸，本次設(shè)計(jì)的天線長(zhǎng)和寬分別為79 mm和47 mm，天線線圈的線寬為6 mil，線圈間距為9 mil，線圈匝數(shù)為4.



圖5 RFID標(biāo)簽天線尺寸參數(shù)示意圖