基于FPGA的數(shù)字日歷設(shè)計

　　基于FPGA設(shè)計數(shù)字日歷可以實(shí)現(xiàn)以軟件方式設(shè)計硬件的目的，無需購買專用數(shù)字芯片，從而克服了傳統(tǒng)利用多片數(shù)字集成電路設(shè)計數(shù)字日歷存在焊接麻煩、調(diào)試繁瑣、成本較高等問題。而且，基于FPGA的數(shù)字日歷與傳統(tǒng)系統(tǒng)相比，在設(shè)計靈活、開發(fā)速度、降低成本、計時精度、功能實(shí)現(xiàn)上都得到大幅度提升，能夠更好地滿足人們?nèi)粘Ｉ畹男枰?/p>本文引用地址：http://m.butianyuan.cn/article/267018.htm

　　本文介紹如何利用VHDL硬件描述語言設(shè)計一個具有年、月、日、星期、時、分、秒計時顯示功能，時間調(diào)整功能和整點(diǎn)報時功能的數(shù)字日歷。在QuartusⅡ開發(fā)環(huán)境下，采用自頂向下的設(shè)計方法，建立各個基本模塊，再構(gòu)建成一個完整的基于FPGA設(shè)計的數(shù)字日歷的頂層模塊，然后對其進(jìn)行編譯、仿真、引腳鎖定，最終下載到可編程邏輯器件上進(jìn)行結(jié)果驗證。

　　1數(shù)字日歷整體設(shè)計方案

　　基于FPGA的數(shù)字日歷設(shè)計分為硬件設(shè)計和軟件設(shè)計兩大部分。其原理框圖如圖1所示。整個數(shù)字日歷由六個部分組成：顯示控制部分，時分秒部分，年月日部分，定時與整點(diǎn)報時部分，星期部分，調(diào)整控制部分。秒、分、時分別由兩個60進(jìn)制的計數(shù)器和一個24進(jìn)制的計數(shù)器組成。當(dāng)個計數(shù)器達(dá)到進(jìn)位的條件時向下一計數(shù)器進(jìn)位。同樣日、月、年也是由不同的計數(shù)器組成，當(dāng)達(dá)到所需進(jìn)位的條件時向下一計數(shù)器進(jìn)位，各計數(shù)器在進(jìn)位的同時分別把各自的結(jié)果輸出給顯示部分進(jìn)行實(shí)時顯示。

　　圖1數(shù)字日歷原理框圖

　　2數(shù)字日歷的工作原理

　　首先由外部振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字日歷的時間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖，輸入到FPGA的CLOCK端，實(shí)現(xiàn)計數(shù)。當(dāng)秒計數(shù)器滿60后向分計數(shù)器進(jìn)位，分計數(shù)器滿60后向小時計數(shù)器進(jìn)位，小時計數(shù)器按照“24進(jìn)1”規(guī)律計數(shù)。計滿后各計數(shù)器清零，重新計數(shù)。日部分由于日有28天、29天、30天、31天4種情況，故日由年和月共同判斷其天數(shù)，日計滿后向月進(jìn)位，月滿后向年進(jìn)位。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計時出現(xiàn)誤差時，可以用校時電路校時、校分、校秒和校年、校月、校日。

　　設(shè)計中用到了6個按鍵K1，K2，K3，K4，ZHENG，NAO.其中K1用于切換顯示，剛開始時顯示日期，按兩次K1顯示星期+時間，再按兩次K1顯示定時時間，再按兩次重新顯示日期，以此循環(huán)。K2、K3和K4配合進(jìn)行調(diào)節(jié)：開始正常顯示不進(jìn)行調(diào)節(jié);當(dāng)按兩下K2鍵切換到對分鐘進(jìn)行調(diào)節(jié)，此時每按兩下K3鍵分鐘加1;再按兩下K2鍵切換到對小時進(jìn)行調(diào)節(jié)，此時每按兩下K3鍵小時加1;依照分鐘→小時→星期→天→月→年→定時→正常→分鐘的次序循環(huán)調(diào)節(jié)，每按兩下K2鍵切換到調(diào)節(jié)相應(yīng)顯示，此時每按下K3鍵兩次，對應(yīng)顯示加1;當(dāng)切換到定時調(diào)節(jié)時，每按兩下K3鍵，定時的分鐘加1，此時按兩下K4鍵，切換到定時小時調(diào)節(jié)，每按兩下K3鍵，定時的小時加1.按鍵ZHENG和NAO為整點(diǎn)報時和定時鬧鐘的使能端(低電平有效)。

　　3軟件設(shè)計

　　軟件設(shè)計分為秒分時、年月日、按鍵調(diào)整、控制顯示、鬧鐘等幾大模塊。設(shè)計好各子模塊，然后在原理圖編輯窗口創(chuàng)建頂層原理圖文件shuzirili.bdf，將各子模塊按照邏輯關(guān)系連接起來得到數(shù)字日歷電路核心部分的原理圖。下面對各子模塊設(shè)計及仿真進(jìn)行介紹。

　　3.1時分秒模塊

　　分和秒都是60進(jìn)制的計數(shù)器，小時則是24進(jìn)制的計數(shù)器，先對各個子模塊進(jìn)行設(shè)計編譯，驗證無誤后再將其組織到一起。外部時鐘信號通過秒模塊的clk輸入，產(chǎn)生的進(jìn)位信號輸送到分模塊的clk，分模塊產(chǎn)生的進(jìn)位信號輸送到小時模塊的clk，構(gòu)成時分秒模塊。其結(jié)構(gòu)圖如圖2所示。

　　圖2時分秒原理圖

　　3.2星期模塊

　　星期模塊為七進(jìn)制計數(shù)器。其計數(shù)時鐘信號來自于調(diào)時電路產(chǎn)生的星期進(jìn)位脈沖信號，計數(shù)至6瞬間，計星期模塊返回0重新開始計數(shù)。

　　3.3年月日模塊

　　年月日模塊有daycounter模塊、days-control模塊、monthcounter模塊、yearcounter模塊組成，具有大小月判斷和閏年判斷功能，其結(jié)構(gòu)圖如圖3所示。

　　圖3年月日連接框圖

　　下面以年月日模塊為例，連接好之后進(jìn)行編譯并仿真，閏/平年的2月仿真結(jié)果如圖4，圖5所示，年進(jìn)位如圖6所示。

　　圖4仿真結(jié)果(2008年2月)

　　圖5仿真結(jié)果(2005年2月)

　　圖6仿真結(jié)果(2004年12月)