基于IP核的FIR低通濾波器的設(shè)計(jì)與實(shí)現(xiàn)

　　0.引言

　　FIR(Finite Impulse Response，有限沖擊響應(yīng))數(shù)字濾波器具有穩(wěn)定性高、可以實(shí)現(xiàn)線性相位等優(yōu)點(diǎn)，廣泛被應(yīng)用于信號(hào)檢測(cè)與處理等領(lǐng)域[1,2]。由于FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)基于查找表的結(jié)構(gòu)和全硬件并行執(zhí)行的特性，如何用FPGA 來(lái)實(shí)現(xiàn)高速FIR 數(shù)字濾波器成了近年來(lái)數(shù)字信號(hào)處理領(lǐng)域研究的熱點(diǎn)。目前，全球兩大PLD 器件供應(yīng)商都提供了加速FPGA 開(kāi)發(fā)的IP(IntelligentProperty，知識(shí)產(chǎn)權(quán))核[3]。本文在Altera 公司的FIR 數(shù)字濾波器IP 核的基礎(chǔ)上，設(shè)計(jì)了基于分布式算法的FIR數(shù)字低通濾波器。

　　1.基于DSP Builder的設(shè)計(jì)流程

　　圖1 是基于DSP Builder 開(kāi)發(fā)DSP 系統(tǒng)的設(shè)計(jì)流程[4,5]。首先調(diào)用DSP Builder 工具包中的元件構(gòu)建電路模型。電路模型建立以后再進(jìn)行系統(tǒng)級(jí)的仿真。仿真通過(guò)以后運(yùn)行SignalCompiler 將模型文件轉(zhuǎn)化成RTL 級(jí)的VHDL 代碼。轉(zhuǎn)化成功以后，再調(diào)用VHDL 綜合器進(jìn)行綜合生成底層網(wǎng)表文件。然后調(diào)用QuartusII 進(jìn)行編譯，QuartusII 根據(jù)網(wǎng)表文件及設(shè)置的優(yōu)化約束條件進(jìn)行布線布局和優(yōu)化設(shè)計(jì)的適配，最后生成編程文件和仿真文件。生成的POF/SOF FPGA 配置文件用于對(duì)目標(biāo)器件的編程配置和硬件實(shí)現(xiàn)。仿真文件主要是用于QuartusII 的門級(jí)仿真文件和用于ModelSim 的時(shí)序仿真文件和VHDL 仿真激勵(lì)文件，用于實(shí)時(shí)測(cè)試DSP系統(tǒng)的工作性能。

　　圖1 基于DSP Builder 的設(shè)計(jì)方法

　　2.建模與仿真

　　在DSP Builder 中調(diào)用FIR 數(shù)字濾波器IP 核，設(shè)置參數(shù)：濾波器類型：低通濾波器;截止頻率：5E2Hz，采樣頻率：1E4Hz;濾波器階數(shù)：16;窗函數(shù)類型：漢寧窗。濾波器系數(shù)如表1 所示：

　　表1 濾波器系數(shù)

　　調(diào)用FIR 濾波器IP 核以及DSP Builder 中的相關(guān)元件，構(gòu)建了FIR低通濾波器的仿真模型，如圖2 所示。如圖2 所示，輸入信號(hào)頻率為200Hz、1000Hz、2000Hz 正弦波和寬帶白噪聲疊加而成的信號(hào)。

　　圖2 FIR濾波器仿真模型

　　圖3 Simulink 仿真波形圖

　　仿真以后，此信號(hào)經(jīng)過(guò)截止頻率為500Hz 的低通濾波器濾波以后，1000Hz 和2000Hz 的高頻正弦波均被較好的濾除了。濾波前后的時(shí)域波形圖如圖3 所示。圖4 是濾波前后信號(hào)的頻譜圖。可以看出，此16階的濾波器濾波性能符合要求。

　　圖4 濾波前后頻譜圖

　　3.結(jié)果分析

　　圖5 FIR低通濾波器RTL仿真波形

　　仿真通過(guò)以后，再運(yùn)行Signal Compiler 將此模型轉(zhuǎn)換成RTL 寄存器傳輸級(jí)的VHDL 硬件描述語(yǔ)言。再用Modelsim 軟件進(jìn)行寄存器傳輸級(jí)仿真。仿真結(jié)果如圖5 所示。

　　可以看出，經(jīng)過(guò)對(duì)轉(zhuǎn)換后的VHDL 語(yǔ)言進(jìn)行時(shí)序仿真，濾波效果良好，進(jìn)一步驗(yàn)證了模型的正確性。在此基礎(chǔ)上，調(diào)用QuartusII 軟件進(jìn)行邏輯綜合與適配，最終在Cyclone II 系列EP2C35F672C8 芯片上獲得了最高響應(yīng)速度為151.88MHz 的高速FIR 低通濾波器。資源使用情況：邏輯單元1347 /33216(4%)，全部組合邏輯872/33216(3%)，專業(yè)邏輯寄存器1231/33216(4%)，引腳29 /475(6%)，總存儲(chǔ)位41160/483840(9%)。

　　4.結(jié)論

　　FIR 濾波器的設(shè)計(jì)與FPGA 高速實(shí)現(xiàn)一直是信號(hào)處理領(lǐng)域研究的熱點(diǎn)，本文利用FIR 有限沖擊響應(yīng)濾波器IP 核，設(shè)計(jì)了截止頻率為500Hz 的FIR 低通濾波器，在Simulink 中建立了仿真模型并進(jìn)行了仿真。最終在EP2C35F672C8 型號(hào)FPGA 上得到了最高響應(yīng)頻率為151.88MHz 的高速FIR 低通濾波器。設(shè)計(jì)效率和濾波器性能得到了極大的提高。