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CPLD對FPGA從并快速加載的解決方案

作者: 時間:2015-01-21 來源:網(wǎng)絡(luò) 收藏

  現(xiàn)場可編程門陣列()作為專用集成電路(ASIC)領(lǐng)域的一種半定制電路,可以根據(jù)設(shè)計的需要靈活實現(xiàn)各種接口或者總線的輸出,在設(shè)備端的通信產(chǎn)品中已得到越來越廣泛的使用。是基于靜態(tài)隨機(jī)存儲器(SRAM)結(jié)構(gòu)的,斷電后程序丟失后的每次上電都需要重新加載程序。且隨著規(guī)模的升級,加載程序的容量也越來越大,如Xilinx公司的Spartan - 6系列中的6SLX150T,其加載容量最大可以達(dá)到4.125 MB.

本文引用地址:http://m.butianyuan.cn/article/268445.htm

  1 FPGA常用配置方式

  FPGA的配置數(shù)據(jù)通常存放在系統(tǒng)中的存儲器件中,上電后控制器讀取存儲器中的bit文件并加載到FPGA中,配置方式有JTAG、從并、從串、主從4種,不同廠家叫法不同,但實現(xiàn)方式基本都是一樣的。

  (1)邊界掃描JTAG方式。單板調(diào)試階段常用JTAG模式,該方式需要控制器,F(xiàn)PGA等芯片JTAG接口構(gòu)成菊花鏈,且在該模式下,控制器其他功能不能使用。

  (2)從串方式。從串加載方式占用資源少,主要是和FPGA相連的I/O接口較少,但是一個配置時鐘只能傳輸一個bit數(shù)據(jù),速度相對較低。

  (3)主從方式。該方式最主要的缺點是配套使用的FLASH存儲器必須是FPGA廠家指定的型號,且這個FLASH容量不大,不能和控制器的FLASH共用,使用這種方式,單板上就會有兩個FLASH,增加產(chǎn)品成本,因此該方案使用較少。

  (4)從并方式。即文章中探討的FPGA加載方案。

  2從并加載方式的實現(xiàn)

  以Xilinx公司Spartan - 6系列FPGA為例,與從并加載相關(guān)的管腳如表1所示。

  

 

  表1從并加載管腳名稱

  由表1可以看出,從并加載接口占用的管腳資源是比較多的,即使加載數(shù)據(jù)總線使用8位,也要14個管腳,CPU一般沒有這么多通用輸入/輸出(GPIO)口,因此從并加載一般和配套使用。其加載流程如圖1所示。

  

 

  圖1 SPARTAN-6從并加載流程

  3基于的FPGA加載方案

  3.1方案介紹

  在設(shè)備端通信產(chǎn)品中,基于的FPGA從并加載框如圖2所示,配置數(shù)據(jù)存儲在FLASH中,且在加載數(shù)據(jù)之前,CPU通過局部總線和雙倍速內(nèi)存(DDR)接口,將配置數(shù)據(jù)從FLASH中搬移到DDR顆粒;真正需要加載時,再通過DDR2接口將配置數(shù)據(jù)搬移到CPU的緩存中,DDR2接口速度很快,其時鐘頻率可以達(dá)到266 MHz,因此①、②兩步加載時間可以忽略不計。

  

 

  圖2基于CPLD的FPGA從并加載框


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