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FPGA系統(tǒng)設(shè)計的仿真驗證之:SDRAM讀寫控制的實現(xiàn)與Modelsim仿真

作者: 時間:2015-05-06 來源:網(wǎng)絡(luò) 收藏

  7.6 典型實例13:讀寫控制的實現(xiàn)與仿真

本文引用地址:http://m.butianyuan.cn/article/273721.htm

  7.6.1 實例的內(nèi)容及目標(biāo)

  1.實例的主要內(nèi)容

  本節(jié)旨在通過分析控制器,介紹了的基本工作模式。最后使用對讀寫控制器進行仿真,幫助讀者進一步了解一個真實的器件模塊是如何進行仿真的。

  2.實例目標(biāo)

  通過本實例,讀者應(yīng)達(dá)到下面的目標(biāo)。

  · 了解SDRAM存儲器的工作模式。

  · 熟悉Modelsim仿真的基本流程。

  · 可獨立使用Modelsim仿真新工程。

  7.6.2 SDRAM簡介

  在高速實時或者非實時信號處理系統(tǒng)當(dāng)中,常常使用大容量存儲器實現(xiàn)數(shù)據(jù)緩存。而大容量存儲器的控制與使用是整個系統(tǒng)實現(xiàn)過程中的重點和難點之一。

  SDRAM(同步動態(tài)隨即訪問存儲器)具有價格低廉、精密度高、讀寫速度快等優(yōu)點,從而成為數(shù)據(jù)緩存器的首選存儲介質(zhì)。但是SDRAM的結(jié)構(gòu)與SRAM有很大的差異,其控制時序和機制也比較復(fù)雜,這就限制了SDRAM的使用范圍。

  下面我們首先對SDRAM進行簡單介紹。

  1.SDRAM信號

  SDRAM器件的信號可以分為控制、地址和數(shù)據(jù)信號3類,具體定義如表7.2所示。

  表7.2 SDRAM信號

  信 號 名信 號 類 型信 號 描 述

  CS輸入Chip Enable,使能

  CLK輸入Clock,時鐘

  CKE輸入Clock Enable,時鐘使能

  RAS輸入Row Address Strobe,行地址選通

  續(xù)表

  信 號 名信 號 類 型信 號 描 述

  CAS輸入Column Address Strobe,列地址選通

  WE輸入Write Enable,寫使能

  DQML、DQMH輸入Data Mask for Lower,Upper Bytes,高低字節(jié)屏蔽

  BA輸入Bank Address,Bank地址

  A[0:10]輸入Address,地址

  DQ[0:15]雙向Data,數(shù)據(jù)

  2.SDRAM工作特性

  通常一個SDRAM 中包含幾個Bank,每個Bank的存儲單元是按行和列尋址的。由于這種特殊的存儲結(jié)構(gòu),SDRAM有以下幾個工作特性。

  (1)SDRAM 的初始化。

  SDRAM 在上電100~200µs 后,必須由一個初始化進程來配置SDRAM的模式寄存器,模式寄存器的值決定著SDRAM 的工作模式。

  (2)訪問存儲單元。

  為減少I/O 引腳數(shù)量,SDRAM 復(fù)用了地址線。所以在讀寫SDRAM 時,先由ACTIVE 命令激活要讀寫的Bank,并鎖存行地址,然后在讀寫指令有效時鎖存列地址。一旦Bank被激活后只有執(zhí)行一次預(yù)充命令后才能再次激活同一Bank。

  (3)刷新和預(yù)充。

  為了提高存儲密度, SDRAM 采用硅片電容存儲數(shù)據(jù),電容總是傾向于放電,因此必須有定時的刷新周期以避免數(shù)據(jù)丟失。刷新周期可由(最小刷新周期÷時鐘周期)計算獲得。對Bank預(yù)充電或者關(guān)閉已激活的Bank,可預(yù)充特定Bank 也可同時作用于所有Bank,A10、BA0和BA1用于選擇Bank。


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