Unisys采用Cadence IFV形式驗證器提高設(shè)計能力

　　Cadence設(shè)計系統(tǒng)公司宣布，Unisys公司已經(jīng)將Cadence® Incisive® Formal Verifier( IFV)納入它的設(shè)計流程，以便進行基于斷言的形式分析。利用Incisive Formal Verifier，Unisys在眾多場所提供先進復(fù)雜的芯片時獲得了生產(chǎn)率的提高和整體質(zhì)量的改善。

　　作為Cadence Logic Design Team Solution之“Design with Verification”方法的一部分，Incisive Formal Verifier在Unisys設(shè)計前期發(fā)現(xiàn)了許多難以找到的功能性”臭蟲”，實現(xiàn)了更高的團隊生產(chǎn)率并加速了項目的完成。邏輯設(shè)計師在驗證環(huán)境搭建完成之前幾個月就能夠驗證模塊設(shè)計，從而獲得了更快及更節(jié)省成本的全芯片驗證。而且，設(shè)計前期團隊開發(fā)的斷言是可以在后端流程的模擬和加速/仿真中充分再利用的，這增加了可觀察性，并帶來更快的調(diào)試速度和整體上更短的驗證周期。

　　“Incisive Formal Verifier已幫助我們更高效和更早地將我們的企業(yè)服務(wù)器推向市場，而且還降低了成本，”Unisys平臺開發(fā)部副總裁Steve Guarrieri表示，“另外，它還幫助減少了因為功能邊界問題而重新投片的風(fēng)險，并且我們發(fā)現(xiàn)它可以輕松和廣泛地配置于我們多個項目的標準產(chǎn)品流程中，包括我們最先進和最復(fù)雜的ASIC。”

　　Unisys團隊報告了其在多個項目中的成功，其中包括一個高度復(fù)雜的ASIC設(shè)計。 Incisive Formal Verifier技術(shù)易于采用，并且對設(shè)計師友好，這進一步增強了基于Incisive Design Team Simulator及 Incisive Palladium® Emulator的Unisys驗證環(huán)境。當(dāng)Unisys集成了全面的基于斷言的“從規(guī)劃到閉合”驗證方法學(xué)后，它實現(xiàn)了生產(chǎn)率的顯著提高。

　　“我們非常高興地看到像Unisys這樣的公司從Cadence Logic Design Team Solution 的前期驗證技術(shù)中獲益，”Cadence公司驗證部門全球營銷副總裁Steve Glaser表示，“Incisive Formal Verifier提供了完整的基于斷言的‘從規(guī)劃到閉合’驗證方法學(xué)，可獲得巨大的生產(chǎn)率和質(zhì)量改進，而且對于想優(yōu)化RTL生成和提高項目整體上市時間的設(shè)計團隊，它提供了完美的工具?！?/P>