提高便攜式消費(fèi)電子的存儲(chǔ)容量

圖 1 ：消費(fèi)設(shè)備的 HDD 外形比較

    硬盤驅(qū)動(dòng)器制造商可以采用許多前沿技術(shù)來(lái)獲得便攜式磁盤驅(qū)動(dòng)器設(shè)計(jì)，從而實(shí)現(xiàn)所需的改進(jìn)。僅僅縮小磁盤驅(qū)動(dòng)器的尺寸就能減少部分功耗，在機(jī)械組件中使用更輕的材料能進(jìn)一步提高能量效率。然而，在能夠控制驅(qū)動(dòng)器運(yùn)轉(zhuǎn)和管理數(shù)據(jù)路徑的電子設(shè)備的設(shè)計(jì)和生產(chǎn)中所取得的進(jìn)步，最有可能在實(shí)現(xiàn)所需的尺寸和功率改進(jìn)中扮演最重要的角色。 HDD （硬盤驅(qū)動(dòng)器）電子器件市場(chǎng)的領(lǐng)導(dǎo)者——杰爾系統(tǒng)目前處于有利地位，將提供實(shí)現(xiàn)這些改進(jìn)，并將其整合到多種消費(fèi)電子應(yīng)用中所需的設(shè)計(jì)和技術(shù)進(jìn)步。

    硬盤驅(qū)動(dòng)器電子器件中的能量效率改進(jìn)可以在三個(gè)主要方面得以解決——單硬盤驅(qū)動(dòng)器集成電路的處理技術(shù)和設(shè)計(jì)進(jìn)步、電子平臺(tái)的架構(gòu)更改和為消費(fèi)電子中的內(nèi)容管理需求定制的電源管理策略。在某種程度上，每個(gè)方面的選擇都涉及成本與性能之間的平衡，但所有這三個(gè)方面的改進(jìn)整合起來(lái)將能節(jié)省大量的電力。

    工藝技術(shù)和數(shù)字設(shè)計(jì)方面的進(jìn)步


    硅工藝技術(shù)在為電池驅(qū)動(dòng)的硬盤驅(qū)動(dòng)器設(shè)備開發(fā)低功率電子組件方面扮演著關(guān)鍵角色。這些組件必須具有低待機(jī)功率和低運(yùn)行功率，同時(shí)仍能提供較高的面位密度所需的先進(jìn)模擬和復(fù)雜數(shù)字信號(hào)處理。僅僅使用低性能版本的臺(tái)式電腦級(jí)存儲(chǔ)組件還不足以提供合乎要求的功率性能。硬盤驅(qū)動(dòng)器需要采用最先進(jìn)的組件來(lái)保持其傳統(tǒng)趨勢(shì)——提供比閃存等在光刻方面受到限制的技術(shù)更高的面位密度和更快的每位成本擴(kuò)展。

    例如，開發(fā)新讀取信道電子器件（將模擬信號(hào)讀取從磁盤轉(zhuǎn)換到電腦或消費(fèi)電子能處理的數(shù)字?jǐn)?shù)據(jù)）的挑戰(zhàn)是有效支持與提供更高信噪比（ SNR ）性能相關(guān)的邏輯復(fù)雜性中的幾何增長(zhǎng)。幸運(yùn)的是，光刻推動(dòng)的器件和互連的幾何尺寸將繼續(xù)提供當(dāng)前期望的 邏輯門密度增加和相關(guān)的每邏輯成本功能的降低 。器件幾何尺寸下降的均衡是晶體管‘關(guān)'電流的指數(shù)增長(zhǎng)，將待機(jī)功率推向錯(cuò)誤的方向。然而針對(duì)低待機(jī)功率而優(yōu)化的 CMOS 技術(shù)目前已經(jīng)大量上市。這些低功率工藝技術(shù)在柵寬、工作電壓和柵氧化物厚度等器件尺寸上通常比最先進(jìn)的 MPU 技術(shù)落后一至兩代，而在目前推動(dòng)器件邏輯門密度和每邏輯成本功能的互連布線間距方面保持同等水平。

    這些低功率技術(shù)現(xiàn)在已經(jīng)成為硅工藝技術(shù)的重要推動(dòng)力。這些技術(shù)第一次引領(lǐng)晶圓代工業(yè)進(jìn)入下一個(gè)主要工藝技術(shù)節(jié)點(diǎn)—— 65 納米。接下來(lái)，下一次將主要推出的新 材料組 ——使用金屬柵電極的高柵 電介質(zhì)——預(yù)計(jì)將率先在這些低功率技術(shù)中采用。該功能將降低所需有效柵氧化物的厚度，同時(shí)避免過(guò)度漏電，相反將導(dǎo)致更多傳統(tǒng)柵和柵電介質(zhì)材料的性能下降。

    此外，還有其它需要考慮的因素。當(dāng)今的“低功率”技術(shù)在可能平方級(jí)地降低器件工作功率的電源電壓降低方面進(jìn)展緩慢。數(shù)字設(shè)計(jì)小組必須更加努力地通過(guò)架構(gòu)方式對(duì)功率進(jìn)行管理。但這種較高的電壓對(duì)模擬電路設(shè)計(jì)師來(lái)說(shuō)很有幫助，他們需要該電壓空間來(lái)建立讀取信道。

    可以訪問多個(gè)器件門限值的數(shù)字設(shè)計(jì)小組能夠更加有效地針對(duì)目標(biāo)性能來(lái)優(yōu)化漏電功率。數(shù)字小組能夠明智地使用低門限值器件來(lái)實(shí)現(xiàn)遞增的性能改進(jìn)，而模擬小組則能使用這些相同的低門限值器件來(lái)為受電壓限制的電路提供更多空間。

    三阱（ Triple-well ）是另一種能夠使數(shù)字設(shè)計(jì)師和模擬設(shè)計(jì)師都從中受益的 CMOS 技術(shù)。三阱通常被模擬設(shè)計(jì)師用來(lái)隔離電路和降低基底噪音以提高信噪比性能，它在用于反向偏置器件阱時(shí)能夠降低漏電。雖然要求額外的掩膜板，三阱通常仍是高性能混合信號(hào)器件的典型工藝程序的一部分，因此可以“免費(fèi)”供數(shù)字設(shè)計(jì)師使用。

    除芯片制造以外，節(jié)電也可以通過(guò)更加嚴(yán)格的數(shù)字電路設(shè)計(jì)來(lái)實(shí)現(xiàn)，就象杰爾系統(tǒng)芯片設(shè)計(jì)師在手機(jī)電子器件中所做過(guò)的一樣。通過(guò)更好的設(shè)計(jì)庫(kù)和模型，電路設(shè)計(jì)師能夠以功耗為重點(diǎn)對(duì)器件特性進(jìn)行優(yōu)化。他們還能在電路布局時(shí)定制功率耗散，從而使尋跡和由此耗散的能量減少到最低。使用動(dòng)態(tài)電壓調(diào)整或多個(gè)門限值和電源，能夠幫助在不需要運(yùn)行的集成電路區(qū)域降低功耗。