在DDR3 SDRAM存儲(chǔ)器接口中使用調(diào)平技術(shù)

　　引言

　　DDR3 SDRAM存儲(chǔ)器體系結(jié)構(gòu)提高了帶寬，總線速率達(dá)到了600 Mbps至1.6 Gbps (300至800 MHz)，它采用1.5V工作，降低了功耗，90-nm工藝密度提高到2 Gbits。這一體系結(jié)構(gòu)的確速率更快，容量更大，單位比特的功耗更低，但是怎樣才能實(shí)現(xiàn)DDR3 SDRAM DIMM和FPGA的接口呢?調(diào)平技術(shù)是關(guān)鍵。如果FPGA I/O結(jié)構(gòu)中沒(méi)有直接內(nèi)置調(diào)平功能，和DDR3 SDRAM DIMM的接口會(huì)非常復(fù)雜，成本也高，需要采用大量的外部元件。那么，什么是調(diào)平技術(shù)，這一技術(shù)為什么非常重要?

　　為提高信號(hào)完整性，實(shí)現(xiàn)更好的性能，JEDEC針對(duì)時(shí)鐘和命令/數(shù)據(jù)總線定義了飛越(fly-by)匹配。飛越拓?fù)浣档土送瑫r(shí)開關(guān)噪聲(SSN)，但是當(dāng)時(shí)鐘和地址/命令通過(guò)DIMM時(shí)，每一DRAM上會(huì)出現(xiàn)時(shí)鐘和數(shù)據(jù)/選通飛行時(shí)間(flight-time)斜移，如圖1所示。

圖1. DDR3 SDRAM DIMM：飛行時(shí)間斜移降低了SSN，
必須通過(guò)控制器調(diào)整數(shù)據(jù)，調(diào)整范圍為2個(gè)時(shí)鐘周期。

　　飛行時(shí)間斜移會(huì)高達(dá)0.8 tCK，增大到足以無(wú)法確定數(shù)據(jù)會(huì)對(duì)應(yīng)兩個(gè)時(shí)鐘周期中的哪一個(gè)。因此，JEDEC針對(duì)DDR3存儲(chǔ)器定義了“調(diào)平”功能，讓控制器調(diào)整每個(gè)字節(jié)通道的時(shí)序，補(bǔ)償這種斜移。

　　 最新的FPGA具有很多特性以實(shí)現(xiàn)多種應(yīng)用中雙倍數(shù)據(jù)速率SDRAM存儲(chǔ)器的接口，例如桌面計(jì)算機(jī)、服務(wù)器、存儲(chǔ)器、LCD顯示器、網(wǎng)絡(luò)和通信設(shè)備等。然而，如果要使用最新的DRAM技術(shù)——DDR3 SDRAM，則需要可靠的調(diào)平方案。

　　 FPGA I/O結(jié)構(gòu)

　　FPGA，例如最近發(fā)布的Altera®Stratix®III器件系列，具有高速I/O，能夠靈活地支持現(xiàn)有以及新興的外部存儲(chǔ)器標(biāo)準(zhǔn)。

　　 讀調(diào)平

　　在讀操作期間，存儲(chǔ)器控制器側(cè)必須補(bǔ)償由飛越存儲(chǔ)器拓?fù)湟氲难訒r(shí)，這種延時(shí)對(duì)讀周期會(huì)有影響。在數(shù)據(jù)通路上，調(diào)平不僅僅是處理I/O延時(shí)。還需要1T和下降沿寄存器來(lái)調(diào)平或者對(duì)齊所有的數(shù)據(jù)。每一DQS需要單獨(dú)的重新同步時(shí)鐘位置相移(PVT補(bǔ)償)。圖2所示為同一讀命令從DIMM返回的兩個(gè)DQS組。

圖2. Stratix III I/O單元中的1T、下降沿和調(diào)平寄存器

　　開始時(shí)，每一DQS相移90度，采集組中相關(guān)的DQ數(shù)據(jù)。然后，采用自由運(yùn)行的重新同步時(shí)鐘(與DQS相同的頻率和相位)，將數(shù)據(jù)從采集域移到調(diào)平電路中——圖2中以粉色和桔色鏈路表示。在這一階段，每一DQS組都有獨(dú)立的重新同步時(shí)鐘。

　　下一步，DQ數(shù)據(jù)被傳送至1T寄存器。在圖2所示的例子中，上層通道需要1T寄存器來(lái)延時(shí)某一DQS組中的DQ數(shù)據(jù)位。請(qǐng)注意，在這個(gè)例子中，下層通道并不需要1T寄存器。這一過(guò)程開始對(duì)齊上層通道和下層通道。在免費(fèi)的PHY IP內(nèi)核校準(zhǔn)方案中，會(huì)自動(dòng)確定某些通道是否需要1T寄存器。

　　然后將兩個(gè)DQS組傳送至下降沿寄存器。如果需要，自動(dòng)校準(zhǔn)過(guò)程啟動(dòng)時(shí)接入或者斷開可選寄存器。最后一步是將上層和下層通道對(duì)齊同一重新同步時(shí)鐘，建立源同步接口，將完全對(duì)齊，即調(diào)平后的單倍數(shù)據(jù)速率(SDR)數(shù)據(jù)傳送給FPGA架構(gòu)。

　　寫調(diào)平

　　和讀調(diào)平相似，但過(guò)程相反，在單獨(dú)的時(shí)間啟動(dòng)DQS組，對(duì)齊到達(dá)DIMM器件的時(shí)鐘，必須達(dá)到tDQSS參數(shù)的+/- 0.25 tCK。

　　其他FPGA I/O創(chuàng)新

　　高端FPGA有很多創(chuàng)新的I/O特性，實(shí)現(xiàn)多種存儲(chǔ)器簡(jiǎn)單可靠的接口，例如動(dòng)態(tài)片內(nèi)匹配(OCT)、可變I/O延時(shí)以及半數(shù)據(jù)速率(HDR)等，如圖3所示。本文在下面列出這些特性(從左到右)，對(duì)每一特性進(jìn)行詳細(xì)介紹。

圖3. 適用于DDR3 SDRAM存儲(chǔ)器接口的I/O特性

　　動(dòng)態(tài)OCT

　　并行和串行OCT為讀寫總線提供合適的線路終端和阻抗匹配。這樣，F(xiàn)PGA不需要外部電阻，節(jié)省了外部元件成本，減小了電路板面積，降低了走線復(fù)雜度。由于并行匹配有效地減少了寫操作電流，因此，大大降低了功耗。圖4所示為讀寫操作的終端匹配。

圖4. 動(dòng)態(tài)OCT – 讀寫操作

　　可變延時(shí)，實(shí)現(xiàn)DQ去斜移

　　在走線長(zhǎng)度失配和電去斜移上采用可變輸入和輸出延時(shí)(圖5所示)。精細(xì)的輸入和輸出延時(shí)分辨率(即，50微微秒(ps)步長(zhǎng))可實(shí)現(xiàn)更精確的內(nèi)部DQS去斜移(和調(diào)平功能分開)，這一斜移是由電路板長(zhǎng)度失配或者FPGA和存儲(chǔ)器I/O緩沖變化引起的，如表1所示。最終，這提高了每一DQS組的采集余量。

圖5. I/O單元中的靜態(tài)和動(dòng)態(tài)延時(shí)

表1. FPGA I/O延時(shí)