高速信號、時鐘及數(shù)據(jù)捕捉(05-100)

　　圖 2 顯示 ADC08D1000 芯片推薦采用的時鐘電路。這個電路包含Vari-L 壓控振蕩器和 LMX2312 鎖相環(huán)芯片。

 

　　圖 2 鎖相環(huán)及壓控振蕩器時鐘系統(tǒng)

　　鎖相環(huán)及壓控振蕩器可以確保 ADC08D1000 芯片在奈奎斯特輸入頻率的范圍內(nèi)能夠符合信噪比 (46dB) 的要求。圖 3 的 FFT 波動圖顯示模/數(shù)轉(zhuǎn)換器的動態(tài)性能，采用圖2電路產(chǎn)生1GSPS 的時鐘，對 489MHz 的輸入信號采樣。

　　數(shù)據(jù)捕捉

　　所謂高頻信號取樣 (即1 GSPS 或以上的取樣速度) 是指已轉(zhuǎn)換為數(shù)字形式的輸出數(shù)據(jù)必須以極高速度儲存起來或傳送。若要每秒進行千兆次數(shù)據(jù)轉(zhuǎn)換，必須面對兩個大問題：首先是數(shù)字元件之間的信號完整性的問題，而另一個是每一時鐘周期的數(shù)據(jù)傳送率的問題。

　　為了盡量提高數(shù)字輸出的信號完整性，高速模/數(shù)轉(zhuǎn)換器便采用低電壓差分信號傳輸 (LVDS) 技術(shù)。

　　LVDS 信號傳輸技術(shù)的主要優(yōu)點是只需極低的功率便可支持極高的數(shù)據(jù)傳輸率。辦法是利用兩條電線將信號傳送到電路板的任何一角或電纜的另一端。每一導線的電壓以相反方向擺動，而且電壓擺幅極小 (典型值為 350mV)。若與單端信號傳輸方式如 CMOS 或 TTL 相比，LVDS 的電壓擺幅明顯較小。正因為差分電路本身有抗噪音干擾的能力，所以能夠使用低電壓擺幅。也因為有這個優(yōu)點，所以上升時間可以縮短，令信號頻率可以進一步提高。

　　傳送差分信號的電路板信號線路必須有 100 的阻抗，這是 LVDS 標準的規(guī)定。連接接收器的差分線路終端必須設(shè)有 100 的電阻，以便與線路阻抗保持一致。發(fā)送器電路則內(nèi)置一個 3.5mA 的電流源，在 100 電阻上產(chǎn)生350mV的信號電壓，供接收電路檢測。

　　數(shù)據(jù)的高速傳送只是問題的一半，解決這個問題之后，還有數(shù)據(jù)儲存的問題，亦即如何將數(shù)據(jù)儲存入存儲器，以便進行后期處理。模/數(shù)轉(zhuǎn)換器可以通過兩條通道提供多路分配數(shù)據(jù)輸出，這個設(shè)計的好處是可以利用兩個 8 位數(shù)據(jù)總線，同時輸出兩個連續(xù)的取樣，而并非只利用一個 8 位總線，按照取樣率的速度傳送數(shù)據(jù)。若采用這個方法，數(shù)據(jù)傳輸率會減慢一半速度，但數(shù)據(jù)的位數(shù)則會增加。以 1GSPS 的取樣率為例，模/數(shù)轉(zhuǎn)換器能以 500MHz 的速率輸出已轉(zhuǎn)換的數(shù)據(jù)。即使速度如此低，大部分離散式或內(nèi)置的 FPGA 存儲器仍然很難保證滿足要求。因此，較為理想的方法是采用雙倍數(shù)據(jù)傳輸率 (DDR) 技術(shù)，利用時鐘的上升及下降邊緣將數(shù)據(jù)傳送至輸出端。此外，若利用 DDR 技術(shù)傳送數(shù)據(jù)，速度保持不變，而時鐘頻率則會減慢一半至 250MHz。這是較為容易控制的頻率，而且屬于 CMOS 存儲器電路的操作頻率范圍內(nèi)。有關(guān)數(shù)據(jù)必須先在 FPGA 的輸入端加上對中間數(shù)據(jù)鎖存，才可存入存儲器之內(nèi)。第一個鎖存必須利用同相位的數(shù)據(jù)時鐘定時，而第二個鎖存則必須利用 180 異相的信號或反向數(shù)據(jù)時鐘定時 (參看圖5)。

 

　　圖 3 取樣率為 1 GSPS 時的 489MHz 正弦波 FFT 波動圖