高速信號、時鐘及數(shù)據(jù)捕捉(05-100)

 

　　圖4 典型的 LVDS 電路圖

 

　　圖5 FPGA 數(shù)據(jù)捕捉結(jié)構(gòu)

　　為了簡化這個定時上的規(guī)定，F(xiàn)PGA 都設(shè)有數(shù)字時鐘管理電路?；旧?，這些時鐘管理電路都屬于鎖相環(huán)路 (PPL) 或延遲鎖定環(huán)路 (DLL)，其優(yōu)點是可以容許由內(nèi)部產(chǎn)生時鐘信號，并確保所有時鐘信號的相位都按照輸入時鐘鎖定，其分接頭的相位延遲分別為 0、90、180 及 270。這種時鐘管理技術(shù)的優(yōu)點是可以提供準確的 180 位移時鐘，使 DDR 定時電路可以順暢地執(zhí)行其正常功能，以便 FPGA 存儲器可以捕捉與下降邊緣同步的輸入信號，然后利用數(shù)據(jù)閂鎖將輸入數(shù)據(jù)妥善保存。鎖定后的輸入數(shù)據(jù)可以再傳送往先進先出存儲器或數(shù)據(jù)塊 RAM，以便系統(tǒng)微控制器可以輕易以遠比先前慢的速度檢索有關(guān)數(shù)據(jù)，然后才作進一步的處理。

　　結(jié)語

　　系統(tǒng)設(shè)計工程師若要設(shè)計一個完善的超高速數(shù)據(jù)轉(zhuǎn)換系統(tǒng)，需要面對很多挑戰(zhàn)。這類轉(zhuǎn)換系統(tǒng)是真真正正的混合信號系統(tǒng)，我們必須小心考量所有子電路的優(yōu)缺點，才可確保模/數(shù)轉(zhuǎn)換器能夠充分發(fā)揮其強勁性能。工程師只要采用現(xiàn)成的元件，便能以極低的成本組建符合低抖動要求的定時系統(tǒng)。此外，目前市場上提供的 FPGA 芯片都可為必須全面符合 LVDS 規(guī)定而又需要加設(shè)時鐘管理電路的系統(tǒng)提供支持?！?/p>