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基于PCI接口芯片外擴(kuò)FIFO的FPGA實(shí)現(xiàn)

作者：張志安陳荷娟0.引言目前，計(jì)算機(jī)上的系統(tǒng)總線常見的有ISA總線、PCI總線以及VXI總線等。在實(shí)際應(yīng)...
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基于FPGA的MIII總線與RS422通信協(xié)議轉(zhuǎn)換板的設(shè)計(jì)

引言機(jī)載數(shù)據(jù)總線在飛機(jī)上的地位非常重要。機(jī)載總線轉(zhuǎn)換板則是為計(jì)算機(jī)與機(jī)載設(shè)備之間的連接提供的硬件基...
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FPGA設(shè)計(jì)工具淺談

作為一個負(fù)責(zé)FPGA企業(yè)市場營銷團(tuán)隊(duì)工作的人，我不得不說，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)...
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FPGA硬件電路的調(diào)試

FPGA硬件電路的調(diào)試在調(diào)試FPGA電路時要遵循必須的原則和技巧，才能降低調(diào)試時間，防止誤操作損壞電路。通常情...
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FIR濾波器的FPGA實(shí)現(xiàn)方法

為了給實(shí)際應(yīng)用中選擇合適FIR濾波器的FPGA實(shí)現(xiàn)結(jié)構(gòu)提供參考，首先從FIR數(shù)字濾波器的基本原理出發(fā)，分析了FIR濾波器的結(jié)構(gòu)特點(diǎn)，然后分別介紹了基于FPGA的FIR濾波器的串行、并行、轉(zhuǎn)置型、FFT型和分布式結(jié)構(gòu)型的實(shí)現(xiàn)方法，對于各種實(shí)現(xiàn)的結(jié)構(gòu)做了分析、比較以及優(yōu)化處理，特別是對基于FFT的FIR濾波器與傳統(tǒng)卷積結(jié)構(gòu)進(jìn)行了精確的數(shù)值計(jì)算比較，最后得出滿足于低階或高階的各種FIR濾波器實(shí)現(xiàn)結(jié)構(gòu)的適用范圍及其優(yōu)缺點(diǎn)，并針對實(shí)際工程應(yīng)用提出了下一步需解決的問題。
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基于FPGA的24×24位低功耗乘法器的設(shè)計(jì)

通過對現(xiàn)有編碼算法的改進(jìn)，提出一種新的編碼算法，它降低功耗的方法是通過減少部分積的數(shù)量來實(shí)現(xiàn)的。因?yàn)槌朔ㄆ鞯倪\(yùn)算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實(shí)現(xiàn)功耗的減低。在部分積的累加過程中．又對用到的傳統(tǒng)全加器和半加器進(jìn)行了必要的改進(jìn)，避免了CMOS輸入信號不必要的翻轉(zhuǎn)，從而降低了乘法器的動態(tài)功耗。通過在Altera公司的FPGA芯片EP2CTOF896C中進(jìn)行功耗測試，給出了測試結(jié)果，并與現(xiàn)有的兩種編碼算法進(jìn)行了比較。功耗分別降低3．5％和8．4％。
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基于FPGA的多時鐘片上網(wǎng)絡(luò)設(shè)計(jì)

本文介紹了一個基于FPGA 的高效率多時鐘的虛擬直通路由器，通過優(yōu)化中央仲裁器和交叉點(diǎn)矩陣，以爭取較小面積和更高的性能。同時，擴(kuò)展路由器運(yùn)作在獨(dú)立頻率的多時鐘NoC 架構(gòu)中，并在一個3×3Mesh 的架構(gòu)下實(shí)驗(yàn)，分析其性能特點(diǎn)，比較得出多時鐘片上網(wǎng)絡(luò)具有更高的性能。
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基于DSP Builder數(shù)字信號處理器的FPGA設(shè)計(jì)

針對使用硬件描述語言進(jìn)行設(shè)計(jì)存在的問題，提出一種基于FPGA并采用DSP BuildIer作為設(shè)計(jì)工具的數(shù)字信號處理器設(shè)計(jì)方法。并按照Matlab／Simulink／DSP Builder／QuartusⅡ設(shè)計(jì)流程，設(shè)計(jì)了一個12階FIR低通數(shù)字濾波器，通過Quaxtus時序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測試對設(shè)計(jì)進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計(jì)的FIR濾波器功能正確，性能良好。
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采用MAX II器件實(shí)現(xiàn)FPGA設(shè)計(jì)安全解決方案

　本文提供的解決方案可防止FPGA設(shè)計(jì)被拷貝，即使配置比特流被捕獲，也可以保證FPGA設(shè)計(jì)的安全性。通過在握手令牌由MAX II器件傳送給FPGA之前，禁止用戶設(shè)計(jì)功能來實(shí)現(xiàn)這種安全性。選用MAX II器件來產(chǎn)生握手令牌，這是因?yàn)樵撈骷哂蟹且资裕P(guān)電時可保持配置數(shù)據(jù)。而且，對于這種應(yīng)用，MAX II器件是最具成本效益的CPLD。本文還介紹了采用這種方案的一個參考設(shè)計(jì)。
關(guān)鍵字： FPGA MAX 器件方案

擴(kuò)頻通信芯片STEL-2000A的FPGA實(shí)現(xiàn)

針對傳統(tǒng)集成電路(ASIC)功能固定、升級困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡便的引入π／4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語言編寫出源程序，在VIrtex-II Pro開發(fā)板上成功實(shí)現(xiàn)了整個系統(tǒng)。測試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。
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基于FPGA的光纖光柵解調(diào)系統(tǒng)的研究

波長信號的解調(diào)是實(shí)現(xiàn)光纖光柵傳感網(wǎng)絡(luò)的關(guān)鍵，基于現(xiàn)有的光纖光柵傳感器解調(diào)方法，提出一種基于FPGA的雙匹配光纖光柵解調(diào)方法，此系統(tǒng)是一種高速率、高精度、低成本的解調(diào)系統(tǒng)，并且通過引入雙匹配光柵有效地克服了雙值問題同時擴(kuò)大了檢測范圍。分析了光纖光柵的測溫原理并給出了該方案軟硬件設(shè)計(jì)，綜合考慮系統(tǒng)的解調(diào)精度和FPGA的處理速度給出了基于拉格朗日的曲線擬合算法。
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Altera發(fā)布28nm器件系列產(chǎn)品

　　為滿足用戶的多種設(shè)計(jì)需求，Altera公司今天發(fā)布其28-nm器件系列產(chǎn)品，為業(yè)界提供最全面的器件選擇。Altera在Cyclone V和Arria V FPGA新系列、最新擴(kuò)展的Stratix V FPGA以及此前發(fā)布的HardCopy V ASIC系列中為用戶提供突出不同產(chǎn)品優(yōu)勢的解決方案。　　
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基于FPGA和PCI的高精度測速板卡的設(shè)計(jì)與實(shí)現(xiàn)

摘要：經(jīng)典的碼盤數(shù)字測速方法有M法、T法、M／T法，但都有一定的不足。為了克服原有方法的不足，設(shè)計(jì)并實(shí)現(xiàn)了一種在較大速度范圍都有良好精度和良好快速性的測速方法。電路采用FPGA實(shí)現(xiàn)，測速得到的數(shù)據(jù)通過PCI總線從
關(guān)鍵字： FPGA PCI 高精度測速

基于FPGA的超聲診斷儀動態(tài)濾波器的設(shè)計(jì)

采用FPGA的模擬動態(tài)濾波器，在結(jié)構(gòu)上簡易，性能上穩(wěn)定，測試和設(shè)計(jì)都十分的方便。FPGA的使用，能根據(jù)具體要求很方便的改變控制信號，同時實(shí)現(xiàn)超聲診斷儀中多個模塊并行工作，也為以后的更多模擬部分?jǐn)?shù)字化提供了基礎(chǔ)。
關(guān)鍵字： FPGA 超聲診斷儀動態(tài) 濾波器

基于FPGA的CCD相機(jī)時序發(fā)生器的設(shè)計(jì)

本文分析了IL-E2型TDI-CCD 芯片的工作過程和對驅(qū)動信號的要求，在此基礎(chǔ)上設(shè)計(jì)出合理的時序電路，為了滿足在實(shí)際工作中像移速度異速匹配的要求，在時序電路的設(shè)計(jì)中時序發(fā)生部分是可調(diào)的。這種設(shè)計(jì)方案簡單、可靠、實(shí)用。
關(guān)鍵字： FPGA CCD 相機(jī) 時序