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基于FPGA+ DSP的實(shí)時(shí)圖像處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

  • 基于FPGA+ DSP的實(shí)時(shí)圖像處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn),摘 要: 針對圖像處理系統(tǒng)計(jì)算量大、實(shí)時(shí)性高和體積小的要求， 研制了一種以DSP為主處理器FPGA 為輔處理器的高性能實(shí)時(shí)圖像處理系統(tǒng)。利用這兩種芯片的各自特點(diǎn)， 將算法分成兩部分分別交由FPGA 和DSP處理， 大大提高
  • 關(guān)鍵字： FPGA，DSP  

基于FPGA的8085A CPU結(jié)構(gòu)分析與實(shí)現(xiàn)

  • 1 引 言

    微型計(jì)算機(jī)原理幾乎是所有理工科類大學(xué)生的必修課目之一， 其重要性不言而喻。然而大多數(shù)教學(xué)側(cè)重于應(yīng)用方面， 對計(jì)算機(jī)的結(jié)構(gòu)及工作原理涉之不深， 因?yàn)闊o法做一個(gè)CPU 來演示。這樣學(xué)生不能真正了解
  • 關(guān)鍵字： 8085A  FPGA  CPU  結(jié)構(gòu)分析    

基于邏輯分析內(nèi)核的FPGA電路內(nèi)調(diào)試技術(shù)

  • 隨著FPGA融入越來越多的能力，對有效調(diào)試工具的需求將變得至關(guān)重要。對內(nèi)部可視能力的事前周密計(jì)劃將能使研制組采用正確的調(diào)試戰(zhàn)略，以更快完成他們的設(shè)計(jì)任務(wù)。

    “我知道我的設(shè)計(jì)中存在一個(gè)問題，但我沒有很
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Cadence為復(fù)雜的FPGA/ASIC設(shè)計(jì)提高驗(yàn)證效率

  • 　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司,今天宣布在幫助ASIC與FPGA設(shè)計(jì)者們提高驗(yàn)證效率方面取得最新重大進(jìn)展。加上對最新Accellera Universal Verification Methodology (UVM) 1.0業(yè)界標(biāo)準(zhǔn)的全面支持，600多種新功能擴(kuò)展了指標(biāo)驅(qū)動(dòng)型驗(yàn)證(MDV)的范圍，幫助工程師實(shí)現(xiàn)更快、更全面的驗(yàn)證閉合與硅實(shí)現(xiàn)。 　　
  • 關(guān)鍵字： Cadence  FPGA  

高階累積量調(diào)制識別改進(jìn)算法的FPGA實(shí)現(xiàn)

  • 摘要：基于高階累積量的數(shù)字調(diào)制信號識別算法在低信噪比環(huán)境下識別率較低。針對這一問題，提出了高階累積量的改進(jìn)算法，通過調(diào)整特征參數(shù)的判別順序先識別出MASK信號的方式，取得了較好的效果。討論了該算法的FPGA設(shè)
  • 關(guān)鍵字： FPGA  高階累積量  調(diào)制識別  改進(jìn)算法    

20個(gè)FPGA成功案例

  • 自 1985 年 Xilinx 向市場推出全球首款現(xiàn)場可編程門陣列 (FPGA) 以來，成千上萬的設(shè)計(jì)工程師充分利用其卓越的靈活性、可重復(fù)編程性、功能性和出眾的高性能及高容量構(gòu)建了各種令人稱贊的創(chuàng)新型產(chǎn)品，使我們的日常生活
  • 關(guān)鍵字： FPGA  案例    

利用LabVIEW和CompactRIO開發(fā)慣性檢管器

  • 挑戰(zhàn):尋找石油或者天然氣管道的參考位置，并確?？臻g誤差小于1米解決方案:通過使用LabVIE...
  • 關(guān)鍵字： FPGA  LabVIEW  CompactRIO  慣性檢管器  

采用WDM的精確定時(shí)器及其在冗余技術(shù)中的應(yīng)用

  • 采用WDM的精確定時(shí)器及其在冗余技術(shù)中的應(yīng)用,提出一種設(shè)備冗余的系統(tǒng)設(shè)計(jì)方法， 為系統(tǒng)的故障檢測和切換技術(shù)提供了一種解決方案。利用此方法設(shè)計(jì)了雙冗余CAN 總線板卡以及在Window s XP 系統(tǒng)下的WDM 驅(qū)動(dòng)。該模塊工作穩(wěn)定， 數(shù)據(jù)傳輸可靠， 冗余切換切實(shí)可行。并可依據(jù)實(shí)際使用要求在線修改定時(shí)查詢時(shí)間。這種冗余實(shí)現(xiàn)方法在提高設(shè)備可靠性方面具有一定的實(shí)用價(jià)值。
  • 關(guān)鍵字： FPGA  

基于FPGA參數(shù)關(guān)聯(lián)比較器的預(yù)分選器設(shè)計(jì)

  • 引言現(xiàn)代電子戰(zhàn)環(huán)境日趨復(fù)雜，信號日趨密集，新體制雷達(dá)不斷出現(xiàn)，雷達(dá)信號的各個(gè)參數(shù)以各種規(guī)律變化，因...
  • 關(guān)鍵字： FPGA  預(yù)分選器  關(guān)聯(lián)比較器  

利用電源模塊簡化設(shè)計(jì)減少元件數(shù)量和空間需求

  • 　工程師和設(shè)計(jì)人員為了滿足產(chǎn)品的最后期限要求,需要始終將重點(diǎn)放在最重要的核心架構(gòu)系統(tǒng)設(shè)計(jì)方面。采用FPGA、DSP或微處理器設(shè)計(jì)是設(shè)計(jì)的關(guān)鍵部分,也最花費(fèi)時(shí)間。系統(tǒng)級設(shè)計(jì)人員可以通過將主要精力集中于系統(tǒng)設(shè)計(jì)而受
  • 關(guān)鍵字： 電源  DC-DC  FPGA  DSP  

自動(dòng)售貨機(jī)控制模塊VHDL程序設(shè)計(jì)及FPGA實(shí)現(xiàn)

  • 近年來,隨著集成電路技術(shù)的迅猛發(fā)展,特別是可編程邏輯器件的高速發(fā)展,EDA（ElectronicDesignAutomatio...
  • 關(guān)鍵字： EDA  FPGA  VHDL  Quartus  

利用FPGA來實(shí)現(xiàn)RC6算法的設(shè)計(jì)與研究

  • 利用FPGA來實(shí)現(xiàn)RC6算法的設(shè)計(jì)與研究,引 言　　RC6是作為AES(Advanced Encryption Standard)的候選算法提交給NIST(美國國家標(biāo)準(zhǔn)局)的一種新的分組密碼。它是在RC5的基礎(chǔ)上設(shè)計(jì)的，以更好地符合AES的要求，且提高了安全性，增強(qiáng)了性能。根據(jù)AES的要求，一
  • 關(guān)鍵字： 設(shè)計(jì)  研究  算法  RC6  FPGA  實(shí)現(xiàn)  利用  

面向ASIC和FPGA設(shè)計(jì)的多點(diǎn)綜合技術(shù)

  • 面向ASIC和FPGA設(shè)計(jì)的多點(diǎn)綜合技術(shù),隨著設(shè)計(jì)復(fù)雜性增加，傳統(tǒng)的綜合方法面臨越來越大的挑戰(zhàn)。為此，Synplicity公司開發(fā)了同時(shí)適用于FPGA或 ASIC設(shè)計(jì)的多點(diǎn)綜合技術(shù)，它集成了“自上而下”與“自下而上”綜合方法的優(yōu)勢，能提供高結(jié)
  • 關(guān)鍵字： 綜合  技術(shù)  設(shè)計(jì)  FPGA  ASIC  面向  

基于FPGA的空間存儲器糾錯(cuò)系統(tǒng)的設(shè)計(jì)研究

  • 基于FPGA的空間存儲器糾錯(cuò)系統(tǒng)的設(shè)計(jì)研究,　1、引言　　阿爾法磁譜儀(Alpha Magnetic Spectrometer，AMS)實(shí)驗(yàn)室是丁肇中博士領(lǐng)導(dǎo)的由美、俄、德、法、中等16個(gè)國家和地區(qū)共300多名科學(xué)家參加的大型國際合作項(xiàng)目。它是國際空間站上唯一大型物理實(shí)驗(yàn)，是人類第
  • 關(guān)鍵字： 系統(tǒng)  設(shè)計(jì)  研究  糾錯(cuò)  存儲器  FPGA  空間  基于  

一種基于FPGA的A超數(shù)字式探傷系統(tǒng)的研究

  • 一種基于FPGA的A超數(shù)字式探傷系統(tǒng)的研究,超聲波是一種機(jī)械波，機(jī)械振動(dòng)與波動(dòng)是超聲波探傷的物理基礎(chǔ)。超聲波在媒介中傳播，有波的疊加、反射、折射、透射、衍射、散射及吸收衰減等特性，一般遵循幾何光學(xué)的原則。A超探傷儀采用幅度調(diào)制（Amplitude Modulat
  • 關(guān)鍵字： 系統(tǒng)  研究  探傷  數(shù)字式  FPGA  基于  
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