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EEPW首頁 >> 主題列表 >> 現(xiàn)場可編程門陣列(fpga)

基于FPGA的短波通信接收機(jī)

  • 　　短波通信又稱高頻通信，是利用HF波段(3-30MHz)電磁波進(jìn)行的無線電通信。短波通信主要靠天波傳播，可經(jīng)電離層一次或數(shù)次反射，最遠(yuǎn)可傳至上萬里，如按氣候、電離層的電子密度和高度的日變化以及通信距離等因素選擇合適頻率，就可用較小功率進(jìn)行遠(yuǎn)距離通信。短波通信設(shè)備較簡單，機(jī)動性大，因此也適應(yīng)于應(yīng)急通信和抗災(zāi)通信?，F(xiàn)代短波通信接收機(jī)正向著數(shù)字化、大通信帶寬方向發(fā)展。文獻(xiàn)[1-3]研究了短波通信的數(shù)字化實現(xiàn)方式，但其未對短波通信的大帶寬應(yīng)用進(jìn)行探討;文獻(xiàn)[4-6]研究了通信信道化算法，其對一定帶寬內(nèi)的多信道高
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FPGA的FIR抽取濾波器設(shè)計

  • 　　用FPGA實現(xiàn)抽取濾波器比較復(fù)雜，主要是因為在FPGA中缺乏實現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)，現(xiàn)在，F(xiàn)PGA中集成了硬件乘法器，使FPGA在數(shù)字信號處理方面有了長足的進(jìn)步。本文介紹了一種采用Xilinx公司的XC2V1000實現(xiàn)FIR抽取濾波器的設(shè)計方法。 　　具體實現(xiàn) 　　結(jié)構(gòu)設(shè)計 　　基于抽取濾波器的工作原理，本文采用XC2V1000實現(xiàn)了一個抽取率為2、具有線性相位的3階FIR抽取濾波器，利用原理圖和VHDL共同完成源文件設(shè) 計。圖1是抽取濾波器的頂層原理圖。其中，clock是工作時鐘，reset是
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FPGA四大設(shè)計要點解析及應(yīng)用方案集錦

  • 　　本文敘述概括了FPGA應(yīng)用設(shè)計中的要點，包括，時鐘樹、FSM、latch、邏輯仿真四個部分。 　　FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成，LE由LUT(查找表)和D觸發(fā)器構(gòu)成，RAM也往往容量非常小?，F(xiàn)在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類型也更多，而且內(nèi)部還集成了一些特殊功能單元，
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【從零開始走進(jìn)FPGA】非同于MCU的獨立按鍵消抖動

  • 　進(jìn)入電子，無處不用到按鍵， FPGA中的按鍵消抖動更是非同一般，并針對不同情況有相應(yīng)的對策。
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權(quán)威調(diào)查（七）：軟件是促成更多客戶使用FPGA的原因

  • 　　Xilinx亞太區(qū)銷售及市場副總裁楊飛在2014歲末如此總結(jié)：以前FPGA廠商的目標(biāo)是填補(bǔ)ASIC和ASSP空白，現(xiàn)在我們說取代ASIC、ASSP，而我們現(xiàn)在要做的就是，不僅是硬件，還有軟件方面，讓系統(tǒng)級的架構(gòu)工程師和軟件編程工程師也能夠直接使用FPGA?！　ilinx亞太區(qū)銷售及市場副總裁楊飛　　因為FPGA到今天為止，從來不乏風(fēng)險投資公司的介入，但是三十多年以來，初創(chuàng)企業(yè)總是做不成、長不大，根本原因和最大挑戰(zhàn)不是說FPGA公司是硬件公司，因為我們根本是一家搞軟件的公司。FPGA就是把硬件變成軟件
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在使用CNN算法的云數(shù)據(jù)中心，Altera FPGA實現(xiàn)的加速功能具有優(yōu)異的每瓦性能

  • 　　Altera公司今天宣布，微軟采用Altera Arria® 10 FPGA (現(xiàn)場可編程門陣列)實現(xiàn)基于CNN (卷積神經(jīng)網(wǎng)絡(luò))算法的數(shù)據(jù)中心加速功能，其每瓦性能非常優(yōu)異。這些算法通常用于圖像分類、圖像識別，以及自然語言處理等。 　　微軟研究人員在云技術(shù)上不斷取得進(jìn)展，采用Arria 10開發(fā)套件和Arria 10 FPGA工程樣片，展示了每瓦40 GFLOPS的性能——數(shù)據(jù)中心業(yè)界最好的性能水平。而且，與GPGPU相比，在CNN平臺上，這一FPGA的性能功耗比是C
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一種面向云架構(gòu)的高性能網(wǎng)絡(luò)接口實現(xiàn)技術(shù)

  • 　　0概述 　　在傳統(tǒng)的電信IT產(chǎn)品中，高性能網(wǎng)絡(luò)接口一般采用特殊的硬件模塊來實現(xiàn)，比如網(wǎng)絡(luò)處理器、ASIC、FPGA等等。這些特殊硬件模塊一般會采用特殊的架構(gòu)和指令集對網(wǎng)絡(luò)數(shù)據(jù)收發(fā)過程進(jìn)行優(yōu)化以達(dá)到更好的性能。然而，這也相應(yīng)使得開發(fā)和維護(hù)這些模塊的成本非常的昂貴，同時還有一個無法解決的問題是基于這些特殊硬件模塊實現(xiàn)的網(wǎng)絡(luò)接口不能移植到云中，因為它們跟硬件的耦合度太高了。摩爾定律的出現(xiàn)，使得通用處理器的性能得到了極大的提升，這也為基于通用處理器實現(xiàn)高性能網(wǎng)絡(luò)接口提供了可能，同時也為移植到云中提供了前提條
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Altera宣布通過與Mentor Graphics合作，推出業(yè)界領(lǐng)先的SoC FPGA系列產(chǎn)品虛擬原型

  • 　　Altera公司今天宣布，與Mentor Graphics合作為嵌入式軟件開發(fā)人員提供同類最佳的Vista®虛擬平臺，它支持Altera全系列SoC FPGA，包括具有64位四核ARM® Cortex-A53處理器的第三代14 nm Stratix® 10 SoC。這些先進(jìn)的SoC虛擬平臺加速了整個產(chǎn)品生命周期中嵌入式軟件的開發(fā)，顯著縮短了產(chǎn)品面市時間，同時降低了成本。 　　Mentor Graphics Vista SoC虛擬平臺是經(jīng)過預(yù)先開發(fā)的全功能ARM處理器子系統(tǒng)仿真
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Altera發(fā)售20 nm SoC

  • 　　Altera公司今天開始發(fā)售其第二代SoC系列，進(jìn)一步鞏固了在SoC FPGA產(chǎn)品上的領(lǐng)先地位。Arria? 10 SoC是業(yè)界唯一在20 nm FPGA架構(gòu)上結(jié)合了ARM?處理器的可編程器件。與前一代SoC FPGA相比，Arria 10 SoC進(jìn)行了全面的改進(jìn)，支持實現(xiàn)性能更好、功耗更低、功能更豐富的嵌入式系統(tǒng)。Altera將在德國紐倫堡舉行的嵌入式世界2015大會上展示其基于SoC的解決方案，包括業(yè)界唯一的20 nm SoC FPGA。 　　Altera的SoC產(chǎn)品市場資深總監(jiān)
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工程師分享：如何正確選擇電源模塊？

  • 　　也許你常常會發(fā)現(xiàn)自己面臨相當(dāng)緊張的項目最后期限要求。舉例來說，你的經(jīng)理剛給你布置了為一個新電信系統(tǒng)設(shè)計電源的任務(wù)。設(shè)計從在FPGA上實現(xiàn)的概念證明開始，現(xiàn)在到了必須創(chuàng)造電源的時候。一個隔離式電源模塊提供12V電源，為先進(jìn)的ASIC、微控制器、FPGA和各種其他元件供電。一如既往，這些元件實際上充滿了電路板的空間，提供充分的電力、穩(wěn)定性、熱性能、低噪聲及可靠性需要挑戰(zhàn)物理定律。而你只有一個星期時間來創(chuàng)造這個電源。(嘆息)沒錯，就是這樣，好戲開場了! 　　由于ASIC、微控制器和FPGA的大電流要求，你
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FPGA在數(shù)字信號處理中的簡單應(yīng)用

  • 　　數(shù)字信號處理技術(shù)已經(jīng)成功運(yùn)用于信號地濾波、語音、圖像、音頻、信息系統(tǒng)、控制和儀表設(shè)備?？删幊虜?shù)字信號處理器在20 世紀(jì)70 年代地引入更是使DSP 技術(shù)突飛猛進(jìn)，取得巨大成功，這些PDSP 都是基于精簡指令集(RISC)計算機(jī)范例的架構(gòu)。它的優(yōu)勢源于大多說信號處理算法的乘-累加運(yùn)算(MAC)都是非常密集的。通過多級流水線架構(gòu)，PDSP 可以獲得僅受陣列乘法器的速度限制的MAC 速度。由此可以認(rèn)為FPGA 也能夠用來實現(xiàn)MAC 單元，且具有速度優(yōu)勢，但是，如果PDSP 能夠滿足所需要的MAC 速度，那么
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FPGA四大設(shè)計要點解析

  • 　　本文敘述概括了FPGA應(yīng)用設(shè)計中的要點，包括，時鐘樹、FSM、latch、邏輯仿真四個部分。 　　FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。 　　早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成，LE由LUT(查找表)和D觸發(fā)器構(gòu)成，RAM也往往容量非常小。 　　現(xiàn)在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類型也更多，而且內(nèi)部還集成了一
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經(jīng)驗總結(jié)：FPGA時序約束的6種方法

  • 　　對自己的設(shè)計的實現(xiàn)方式越了解，對自己的設(shè)計的時序要求越了解，對目標(biāo)器件的資源分布和結(jié)構(gòu)越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設(shè)計的時序約束目標(biāo)就會越清晰，相應(yīng)地，設(shè)計的時序收斂過程就會更可控。 　　下文總結(jié)了幾種進(jìn)行時序約束的方法。按照從易到難的順序排列如下： 　　0. 核心頻率約束 　　這是最基本的，所以標(biāo)號為0。 　　1. 核心頻率約束+時序例外約束 　　時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序
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零基礎(chǔ)學(xué)FPGA（十五）Testbenth 很重要，前仿真全過程筆記（上篇）

  • 　　上一篇文章我介紹了一下一片簡易CPU的設(shè)計，今天的課程我講仿真，也即前仿真。這次課程，小墨同學(xué)將和大家從建立工程開始，一步步梳理testbench的書寫過程，幫助大家對仿真有一個深刻的概念。以后在做項目時，不要動不動就把程序下到板子里調(diào)試，看問題不對再去改程序，再下到板子里調(diào)試，如此往返，會浪費(fèi)大量的時間，簡單的項目還好，但是到了大型項目的話，是不可能有這么多時間讓我們這樣調(diào)的。因此，小墨同學(xué)在這里說，testbench很重要，做好了仿真，可以為我們節(jié)約大量的開發(fā)時間。 　　下面我們開始吧~ 　　
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基于FPGA的高速PID控制器設(shè)計與仿真

  • 　　在CNC(電腦數(shù)控)加工、激光切割、自動化磨輥弧焊系統(tǒng)、步進(jìn)/伺服電機(jī)控制及其他由電機(jī)控制的機(jī)械組裝定位運(yùn)動控制系統(tǒng)中，PID控制器應(yīng)用得非常廣泛。其設(shè)計技術(shù)成熟，長期以來形成了典型的結(jié)構(gòu)，參數(shù)整定方便，結(jié)構(gòu)更改靈活，能滿足一般控制的要求。 　　此類運(yùn)動控制系統(tǒng)的被控量常為速度、角度等模擬量，被控量與設(shè)定值之間的誤差值經(jīng)離散化處理后，可由數(shù)字PID控制器實現(xiàn)的控制算法加以運(yùn)算，最后再轉(zhuǎn)換為模擬量反饋給被控對象，這就是PID控制中常用的近似逼近原理。 　　采用這種結(jié)構(gòu)設(shè)計的控制系統(tǒng)，其性能只能與原連
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現(xiàn)場可編程門陣列(fpga)介紹

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